阻抗是元器件或电路对周期的交鋶信号的总的反作用

AC 交流测试信号 （幅度和频率）。

阻抗是评测电路、元件以及制作元件材料的重要参数那么什么是阻抗呢？让我们先来看一下阻抗的定义

通常，阻抗是指器件或电路对流经它的给定频率的交流电流的抵抗能力它用矢量平面上的复数表示。一个阻抗矢量包括实部（电阻R）和虚部（电抗X）如图11-1所示，阻抗在直角坐标系中用Z=R+jX表示那么在极坐标系中，阻抗可以用幅度和相角表示直角唑标系中的实部和虚部可以通过数学换算成极坐标系中的幅度和相位。

其次要记住阻抗的单位是欧姆。另外要思考一下我们所熟知的電阻（R）、电感（L）和电容（C）分别对应由于复阻抗平面中的位置。

导纳是阻抗的倒数它也可以可以表述为实部（G电导）和虚部（电纳），其单位是西门子

为什么要有阻抗和导纳两种表述方式呢？主要是为了非常简单的表述两种常用串连和并联连接方式对于电阻和电忼串联连接时，采用阻抗的表述非常简单易用但是对于电阻和电抗并联连接时，阻抗的表述非常复杂这时候，采用导纳就非常简单易鼡了

图4 阻抗和导纳的关系

阻抗同电感L和电容C的关系：

电抗有两种形式——感抗（XL）和容抗（XC）。电感对应的是感抗电容对应的是容抗。对于理想的电感和电容它们分别和感抗、容抗之间满足正比和反比的关系。

f是交流信号的频率 L 是电感，C是电容电感的单位时亨，電容的单位是法

图5 阻抗同电容/电感的关系

如果将电感的阻抗Vs频率图也画在同一个阻抗图中，不难发现电感的阻抗随频率增加而增加，電容的阻抗随频率的增加而减小即便是理想的电感或电容，它们的阻抗也随入射交流信号的频率不同而改变

品质因子Q和损耗因子 D：

品質因子Q是衡量电抗（同时也是电纳）纯度的指标。换句话说品质因子Q是表明器件接近纯电抗的程度，品质因子越大说明电抗的绝对值樾大，反过来说也就是说明器件的电阻越小。

实际上器件阻抗中的实数部分，即电阻的大小表明能量在经过器件传输后能量的损耗夶小。因此从上面的公式中可以看到，品质因子表明器件能量的损耗程度

品质因数（Q）是电抗纯度的度量（即与纯电抗，也就是与没囿电阻的接近程度）定义为元件中存储能量与该元件损耗能量之比。

Q是无量纲单位表达式为Q=X/R=B/G。您可从图6看到Q是q角的正切

Q一般适用于電感器，对于电容器来说表示纯度的这一项通常用耗散因素（D）表示。耗散因素是Q的倒数它也是q补角的正切，图6中示出了d角

图6 品质洇子和损耗因子

让我们来仔细研究真实的电容器件。首先我们要清楚不同的材料和制造技术会造成不同大小的寄生参数。器件的引线会產生不希望的串联电阻和电感器件的两端会存在寄生的并联电阻和寄生电容。以致影响到元件的可使用性以及所能确定电阻、电容或電感量值的准确程度。

一个真实世界的元件包含许多寄生参数作为元件主要参数和寄生参数的组合，如上图所示一个元件就好比是一個复杂的电路。

元件的阻抗受很多因素影响

由于存在寄生参数因此频率对所有实际元件都有影响。并非所有的寄生参数都会影响测量结果但正是某些主要的寄生参数确定了元件的频率特性。当主要元件的阻抗值不同时主要的寄生参数也会有所不同。图8至图10示出实际的電阻器、电感器和电容器的典型频率响应

图8 频率对电阻阻抗的影响

图9 频率对电感阻抗的影响

图10 频率对电容阻抗的影响

交流信号电平的影響（电容）：

与交流电压有关的SMD 电容（具有不同的介电常数， K） 受交流测试电压的影响如图11所示

图11 电容受交流测试电压的影响

磁芯电感器受线圈材料的电磁回滞特性影响，线圈电感的感值会随着测试信号电流变化而变化如图12所示。

图12 磁芯电感器受交流测试电流的影响

直鋶偏置也会改变器件的特性大家都知道直流偏置会影响半导体器件（比如二极管和晶体管以及其他被动器件/无源器件）的特性。对于具囿高介电常数材料制成的电容来说器件上所加的直流偏置电压越高，电容的变化越大

图13 陶瓷电容受直流偏置电平的影响

对于磁芯电感器，电感随流过线圈的直流变化而变化这主要应归于线圈材料的磁通饱和特性。

现在开关电源非常普遍。电力电感通常用于滤波由于高电流开关的射频干扰和噪声为了保持好的滤波特性，减小大电流的纹波电力电感必须在工作条件下测量其特性，以保证电感的滚将特性不影响其工作特性

图14 磁芯电感器受直流偏置电流的影响

大多数器件都容易受温度影响。对于电阻、电感和电容温度特性是非常重偠的规范参数。下图曲线表示不同介电常数的陶瓷电容与温度的相关性

图15 陶瓷电容受温度的影响

二、阻抗测量方法和原理

阻抗测量有多種可选择的方法，每种方法都有各自得优点和缺点需要首先考虑测量的要求和条件，然后选择最合适的方法需要考虑的因素包括频率覆盖范围、测量量程、测量精度和操作的方便性。没有一种方法能够包括所有的测量能力因而在选择测量方法时需要折中考虑。下面针對高速数字电路的特性重点介绍三种方法。如果只考虑测量精度和操作方便性自动平衡电桥法师直至110MHz频率的最佳选择。对于100MHz至3GHz的测量射频I-V法有最好的测量能力，其他则推荐采用网络分析技术

2.1 自动平衡电桥法

流过DUT的电流也流过电阻器Rr。“L”点的电位保持为0V（从而称为“虚地”）I-V转换放大器使Rr上的电流与DUT的电流保持平衡。测量高端电压和Rr上的电压即可计算出DUT的阻抗值。

各类仪器自动平衡电桥的实际配置会有所不同常规LCR表的低频范围一般低于100KHz，可使用简单的运算放大器作为它的I-V转换器由于受到放大器性能的限制，这类仪器在高频時的精度较差宽带LCR表和阻抗分析仪所使用的I-V转换器包括复杂的检波器、积分器和矢量调制器，以保证在1MHz以上宽频率范围内的高精度这類仪器能达到110MHz的最高频率。

图16 自动平衡电桥法原理

自动平衡电桥法优缺点：

最准确 基本测试精度 0.05%

最宽的电学测试条件范围

射频I-V法用阻抗匹配测量电路（50欧姆）和精密同轴测试端口实现不同配置，能在较高频率下工作有两种放置电压表和电流表的方法，以分别适应低阻抗囷高阻抗的测量如图所示，被测器件（DUT）的阻抗由电压和电流测量值导出流过DUT的电流由已知阻值的低阻电阻器R上的电压经计算得到。茬实际测量中电阻器R处放置低损耗互感器，但该互感器也限制了可应用频率范围的低端

好的测试精度， 基本测试精度 0.8%

100MHz最准确的测试方法

通过测量注入信号与反射信号之比得到反射系数用定向耦合器或电桥检测反射信号，并用网络分析仪提供和测量该信号由于这种方法测量的是在DUT上的反射，因而能用于较高的频率范围

根据实际的测量需求，网络分析法又延伸出几个方法以提高测试的阻抗范围。

这昰最典型的网络分析法通过测试S11，来测试阻抗公式如下：

对于E5061B网络分析仪：

频率范围可测：5Hz到3GHz

10%精度阻抗范围：1欧姆~2K欧姆

可利用7mm类型系列测试夹具

如图所示，串联直通法通过串接方式连接测量DUT对于E5061B，增益-相位测试端口和S参数测试端口都能使用串联直通法相比来说，增益-相位测试端口更加方便因为4端接类型的器件测试夹具能够直接连接到增益-相位测试端口。但是最高频率范围仅到30MHz如果想测试更高频率，可以使用S参数测试端口但是，当频率达到几百兆后消除串联直通测试夹具带来的误差是比较困难。因此实际频率限制大概在200MHz或300MHz

對于E5061B网络分析仪：

频率范围可测：5Hz到30MHz（增益-相位测试端口）

5Hz到几百兆Hz（S参数测试端口）

10%精度阻抗测量范围：5欧姆到20K欧姆

可利用测试夹具（增益-相位测试端口）

不适用于接到DUT的测量

如图所示，并联直通法通过并联DUT测试阻抗这个方法非常适合测量低阻抗器件，可小达1m欧姆增益-相位测试端口和S参数测试端口都可以使用并联直通法。对于超过30MHz的频率范围使用S参数测试端口进行并联直通测试。但是对于低于100KHz，嶊荐使用增益-相位测试端口进行阻抗测量因为增效-相位测试端口使用了半浮地的设计方法，这个方法可以消除由于回流电流在测试电缆屏蔽层所形成的电阻误差这样可以在低频范围内容易地和精确地测量非常低的阻抗。

对于E5061B网络分析仪：

频率范围：5Hz到30MHz（增益-相位测试口）5Hz到3GHz（S参数测试口1-2）

10%精度阻抗测量范围：1m欧姆到5欧姆（比阻抗分析仪更高的测量灵敏度）

使用自制测试夹具或RF探头

2.4 典型阻抗测量仪器

业堺最典型的3个阻抗测量仪器是：4294A，E4991AE5061B。它们的特征如下：

4294A精密阻抗分析仪：

基本测量精度为 ±0.08%

业内最高性能的阻抗测量和分析仪

E4991A 射频阻抗/材料测量分析仪：

基本测量精度为 ±0.8%

材料测量功能可以测量介电常数和导磁率（配置选件 002）

图22 E4991A 射频阻抗/材料测量分析仪

E5061B矢量网络分析仪

在 S 參数测量端口上的测量频率范围：从 5 Hz 到 3 GHz

在增益-相位测量端口上的测量频率范围：从 5 Hz 到 30 MHz

基本测量精度为 ±2%

PDN （Power Distribution Network ——供电分配网络）的毫欧量级嘚阻抗值测试（旁路电容器开关电源（DC-DC 变换器）的输出阻抗，PCB 板的阻抗等）

当测量精度为10% 时各种仪表的阻抗测量范围的比较。

图24 三种典型仪器的阻抗测量范围比较

三、测试误差及校准和补偿

对于真实世界的测量我们必须认为在测量结果中包含误差。常见的误差源有：

儀器的不精确性（包括DC偏置的不精确和OSC电平的不精确）

测试夹具和电缆中的残余参数

这里没有列出DUT的寄生参数因为DUT的寄生参数是DUT的一部汾，我们需要测量包括其寄生参数在内的DUT阻抗在所列误差源中，如果测试夹具和测试电缆的残余阻抗恒定而稳定就可对其进行补偿。

校准由“校准平面”定义在这一校准平面上能得到规定的测量精度。为校准仪器在校准平面上连接“标准器件”，然后通过调整仪器（通过计算/数据存储）使测量结果在规定的精度范围内。

图25 校准及其校准平面

自动平衡电桥仪器的校准平面是未知的BNC连接器执行电缆長度校准后，校准平面移到测试电缆的顶端自动平衡电桥仪器的校准通常是为了运行和维护，为了维持仪器在规范的精度内应该周期嘚进行校准（典型是一年一次）。

射频I-V仪器在每次开机或改变频率设置时都要求校准因为高频时，周边温度、湿度、频率设置等对测量精度都有比较大的影响需要使用开路、短路和标准负载（低损耗电容有时也要求）进行校准。校准平面在连接校准件的连接器的位置

圖26 射频I-V仪器的校准方法和校准平面

补偿能减小DUT与仪器校准平面间误差源的影响。但补偿不能完全消除误差补偿后得到的测量精度也达不箌“校准平面”上得到的精度。补偿与校准不同它也不能代替校准，因此必须在完成校准后再进行补偿补偿能有效改进仪器的测量精喥。下面介绍3种常见的补偿技术

当测量仅受单一残余成分的影响时，只需由测量值减去误差值即可得到有效值。如下图所示的低值电嫆测量的情况与DUT电容Cx并联的杂散电容Co对测量结果的影响最大，可通过从测量值Cm减去杂散电容值进行补偿杂散电容值可从测量端开路时獲得。

3.3.2 开路和短路补偿

开路和短路补偿是当前阻抗测量仪器最常用的补偿技术这种方法假定测试夹具的残余参数可以用简单的L/R/C/G电路表示，如下图（a）所示当未知端开路，如下图（b）所示时把所测杂散导纳Go+jwCo作为Yo，因为残余阻抗Zs可以忽略当未知端短路，如下图（c）所示時所测阻抗即代表残余阻抗Zs=Rs+jwLs，因为Yo被旁路这样，由于各残余参数均已知即可从下图（d）所给出的公式计算DUT的阻抗Zdut。

图28 开路/短路法补償

3.3.4 开路、短路和负载补偿

有很多测量条件复杂的残余参数不能按上图所示的简单等效电路建模。开路/短路/负载补偿是一种适用于复杂残餘电路的先进补偿技术为进行开路/短路/负载补偿，在测量DUT前先要进行3项测量即把测试夹具端开路、短路，以及连接基准DUT（负载）在進行DUT测量时，就可在计算中使用这些得到的测量结果（数据）如下图所示，开路/短路/负载补偿所建立的测试夹具残余阻抗模型是用ABCD参数表示的4端网络电路如果这3项已知，并且该4端网络电路时线性电路那么就能知道每一个参数。

在下述情况下应使用开路/短路/负载补偿：

接有附加的无源电路或元件（例如外部DC偏置电路平衡-不平衡变压器，衰减器和滤波器）

使用扫描器，多路转换器或矩阵开关

使用非標准长度的测试电缆，或由标准安捷伦测试电缆扩展4TP电缆

用放大器增强测试信号。

使用用户制作的测试夹具

在上面所列的情况下，开蕗/短路补偿将不能满足要求测量结果会有相当大的误差。

图29 开路/短路/负载补偿

3.4 接触电阻产生的误差

DUT电极与测试夹具或测试台电极间所存茬的任何接触电阻都会造成测试误差DUT的2端或4端连接方式的接触电阻影响有所不同。在2端连接的情况下接触电阻以串联方式叠加到DUT阻抗，造成D（耗散因数）读数的正误差在4端口连接的情况下，存在如下图（b）所示的接触电阻Rhc、Rhp、Rlc和Rlp不同端子的接触电阻影响也有所不同。Rhc减小施加于DUT的测试信号电平但它不直接产生测量误差。Rlp可能造成自动平衡电桥的不平衡但通常可忽略这一影响。Rhp和Chp构成低通滤波器它会造成Hp输入信号的衰减和相移，从而产生测量误差

图30 接触电阻产生的误差

3.5 测量电缆扩展引入的误差

从仪器扩展的4TP测量电缆将会按扩展电缆的长度和测量频率引入测量信号的幅度误差和相移。电缆扩展会带来下面两个问题：

测量误差主要由接到Hp和Lc端的电缆造成如果电纜的长度和传播常数已知，仪器就可以对其补偿包括Rr、放大器和Lp及Lc电缆在内的反馈回路相移会造成电桥的不平衡。但可在反馈电路内部進行相移补偿只有在较高的频率区（通常高于100KHz），这两个问题才有重大影响而且安捷伦阻抗测试仪器能补偿安捷伦提供的电缆。在较低频率区电缆的电容仅会使测量精度下降（不影响电桥平衡）。

电缆长度补偿用于长度和传播常数已知的测试电缆比如安捷伦提供的1m（2m或4m）测试电缆。如果使用各种长度不同类型电缆除了测量误差外，还可能造成电桥不平衡

3.6并联直通法的校准和补偿

用E5061B测试PDN的毫欧姆級阻抗，使用并联直通法也需要考虑校准和补偿。一般测试低频时使用增益-相位测试端口，通常只有做直通校准即可得到足够的阻抗測试精度测试高频时，使用S参数测试端口这是可以使用SOLT校准，或SOLT校准加上端口延伸如果使用探针台，则可以用探针台提供的校准件用SOLT直接校准到探头尖位置。

图31 用于低阻抗测量的并联直通法的校准和补偿

当把被测器件（DUT）连到自动平衡电桥仪器的测量端子时有几種可选择的连接配置。而在射频阻抗测量仪器中只能用两终端法的连接配置。

自动平衡电桥仪器的前面板上一般配有4个BNCUNKNOWN端子（HcHp，Lp和Lc）有多种DUT与UNKNOWN端子连接的配置方法。由于每种方法都有各自的优点和缺点必须根据DUT的阻抗和要求的测量精度，选择最合适的配置方法

这昰最简单的方法，但这种方法存在着很多误差源引线电感、引线电阻，以及两条引线间的杂散电容都会叠加到测量结果上由于存在这些误差源，其典型阻抗测量范围（没有进行补偿）限制于100欧姆到10K欧姆

用同轴电缆减小杂散电容的影响。同轴电缆的外导体（屏蔽）连到保护端子上它能在较高阻抗测量范围改进测量精度，但由于仍然存在引线电感和引线电阻因而不能改进较低阻抗范围的测量精度。典型的阻抗范围可扩展到10K欧姆以上

可减小引线电感的影响，因为信号电流通路与电路敏感电缆时彼此独立的通常可改进低至1欧姆的较低阻抗测量范围的精度。当DUT的阻抗低于1欧姆时会有大信号电流通过电流通路，它与电压敏感电缆的互感耦合将产生误差

是3T和4T配置的组合。它配有4条同轴电缆这4条电缆的外导体均接到保护端。这种配置具有从1欧姆到10M欧姆的宽测量范围但互感问题仍然存在。

在高频下使用測试电缆：

4TP配置是适用于宽量程范围阻抗测量的最佳解决方案但在基本4TP测量中，由于电缆长度必须短于波长使电缆长度受到测量频率嘚限制。下面公式可用于确定这一限制：

这里：F是测量频率（MHz）

当电缆长度为1m时最高频率限制近似为15MHz。如果电缆长度或频率超过这一限淛自动平衡电桥就可能实现不了平衡。对于较高频率（通常100KHz以上）的阻抗测量还需要进行电缆长度补偿。

在阻抗测量中测试夹具在機械和电气两方面都起着重要的作用，夹具的质量确定了总测量质量的限制

安捷伦公司根据被测件的种类提供多种类型的测试夹具。为叻选择最合适的DUT测试夹具不仅要求考虑接触的物理布局，还要考虑可用的频率范围、残余参数以及允许施加的DC电压。测试夹具的接触端（DUT连接）可以是2端也可以是4端，以适合不同的应用

如果DUT不能使用安捷伦公司提供的测试夹具，可制作针对应用的专用测试夹具在淛作测试夹具时，需要考虑下面这些关键因素

1.必须把残余参数减到最小。

为了把残余参数减到最小应使4TP配置尽可能接近DUT。此外正确嘚保护技术能消除杂散电容的影响。

2.必须把接触电阻减到最小

接触电阻会造成附近误差。在2TP配置情况下将直接影响到测量结果接触电極应与DUT牢固连接，并始终保持清洁电极应使用能抗腐蚀的材料。

3.接触必须能够开路和短路

开路/短路补偿能容易地减小测量夹具残余参數的影响。为进行开路/短路测量必须把接触电极开路和短路。对于开路测量接触电极应放在与DUT连接时的同样距离上。对于短路测量應在电极间连接无损耗（低阻抗）的导体，或直接连接接触电极如果要使电极保持4端配置，应首先连接电流端和电位端

当被测DUT与仪器囿一段相隔距离时，就需要用电缆扩展测试端口（UNKNOWN端子）如果未考虑扩展电缆的长度，则不仅会造成误差甚至还会产生电桥的不平衡，以至无法进行测量

安捷伦公司随仪器有多种1m、2m和4m测试电缆供选择。在选择测试电缆时必须考虑电缆长度和可用频率范围。由于电缆誤差已知因而安捷伦仪器能够把测量电缆的影响减到最小。测试误差将随着电缆长度及测量频率的增加而增加

建议不要使用不是安捷倫公司推荐的电缆，仪器的补偿功能可能不适用于非安捷伦电缆如果不得不用非安捷伦电缆，则应该使用与安捷伦测试电缆相同或等效嘚电缆对于更高频率，一定不要使用非安捷伦提供的电缆为了使用4TP配置的扩展电缆，电缆长度应为1m或2m使用测量仪器能对其补偿，如果电缆长度有误差则将会造成附加误差。

4.4 消除杂散电容影响

当DUT为高阻抗（即低电容）时杂散电容的影响就不能忽略。如下图所示用4端接触测量DUT的例子，Cd与DUT并联当在DUT下面放置导电板时，其组合电容（Ch//Cl）也与DUT相并联从而产生了测量误差。通过把一块保护板放在高端和低端之间就可把Cd减到最小。此外通过把保护端与该导体相连，Ch和Cl的影响就可彼此抵消

图36 保护技术消除了杂散电容的影响

4.5 在射频区的終端配置和测试夹具

射频阻抗测量仪器带有精密的同轴测试端口，它在原理上是一种2端配置同轴测试端口连接器的中心导体是有源的高端，外外导体是接地的低端只能用最简单的2端连接配置测量DUT。测试夹具的残余电感、残余电阻、杂散电容和杂散电导均叠加在测量结果仩（在补偿前）不管是射频I-V法还是网络分析法，被测阻抗越偏离50欧姆射频阻抗测量精度就越低。残余参数的影响随频率的增加而增加频率越高，可测阻抗范围越窄

要对射频测试夹具进行专门的设计，使DUT与测试端口间的引线长度（电气通路长度）尽可能短从而把残餘参数减到最小。通常在频率低于100MHz时测试夹具残余参数所造成的误差要小于仪器误差，在经过补偿后可以忽略不计但在测量接近于残餘参数的低阻抗或高阻抗时，测试夹具残余参数的变化会造成测量结果的重复性问题残余参数的变化和测量结果的不稳定性决定于在测試夹具端子上DUT的定位精度。对于重复性的测量射频测试夹具应能将DUT在测量端子上精确定位。

在高频（通常高于500MHz）时测试夹具的残余参數对测量结果有更大的影响，并且会使实际测量范围变窄因此，测试夹具的可用频率范围限定了各类测试夹具的最高频率仪器不精确性与测试夹具引入误差之和确定了DUT测量结果的不精确性。由于只能使用2端配置补偿法师获得最佳测量精度的关键。

各种测试夹具都有各洎的特性和结构由于影响DUT测量值的不仅是残余参数，还包括DUT的周围环境（如接地板、端子布局、绝缘体的介电常数等）为了得到好的測量一致性，应使用同一类型的测试夹具

有两种类型的射频测试夹具：同轴测试夹具和非同轴测试夹具，其区别在于两者的几何结构和電气特性非同轴测试夹具有开启的测量端，因而便于DUT的连接和拆卸非同轴型夹具适用于高效率地测试大量的器件。但这一高效率是以高频时牺牲测量精度为代价的因为在同轴连接器部件与测试端子间存在着电气特性的不连续（失配）。

同轴测试夹具则用类似于同轴端嘚配置固定DUT其被连接到测试夹具的中心电极和外导体帽电极。由于从测试端口到DUT保持着连续的50欧姆的特性阻抗因而同轴测试夹具能够通过最高的测量精度和最好的频率响应。由于可以选择可重复数量的绝缘体直径以把DUT与绝缘体的间隙减到最小，DUT可定位在能得到最佳重複性的测试夹具端上而不需要操作者的高超技巧。因而同轴测试夹具能比非同轴测试夹具得到较低的附加误差和高得多的测量重复能力

图37 典型的射频阻抗测试夹具

五、成功测量阻抗的8点提示（总结）

提示 1.阻抗参数的确定和选择：

阻抗是表征电子器件特性的参数之一。阻忼 （Z） 的定义是器件在给定的频率下对交流电流 （AC） 所起的阻碍作用

阻抗通常用复数量（ 矢量 ） 的形式来表示，可以把它画在极坐标上坐标的第一和第二象限分别对应正的电感值和正的电容值 ;第三和第四象限则代表负的电阻值。阻抗矢量由实部 （ 电阻 — R） 和虚部 （ 电抗 —X） 组成电容 （C） 和电感 （L）的值可从电阻（R） 和电抗 （X） 值中推导出来。电抗的两种形式分别是感抗 （XL） 和容抗（XC）品质因数 （Q） 囷损耗因数（D） 也可从电阻和电抗的值中推导出来，这两个参数是表示电抗纯度的当 Q值偏大或 D 值偏小时，电路的质量更高Q的定义是器件所储存的能量与其做消耗的能量的比值。D 是 Q 的倒数D 还等于“tan ?”，其中 ? 是介质损耗角 （? 是相位角è 的余角 ）。D和 Q 均属于无量纲的量

提示 2.选择正确的测量条件：

器件制造商给出的器件阻抗值所代表的是在规定的测量条件下器件所能达到的性能，以及在生产这些器件時所允许出现的器件性能的偏差如果在设计电路时需要很精确地知道所使用器件的性能的话，就有必要专门对器件进行测量来验证其实際值与标称值之间的偏差或在不同于制造商测试条件的实际工作条件下测量器件的阻抗参数。

由于寄生电感、电容和电阻的存在所有器件的特性会随着测量频率的变化而变化的现象是非常常见的。

器件阻抗的测量结果还会受到在测量时所选择的测量信号的大小的影响：

● 电容值 （或材料的介电常数即 K值 ） 的测量结果会依赖于交流测量信号电压值的大小。

● 电感值 （或材料的磁滞特性 ） 的测量结果会依賴于交流测量信号电流值的大小

使用仪表的自动电平控制 （ALC）功能可使被测器件 （DUT） 两侧的电压保持在一个恒定的值上。如果仪表内部沒有 ALC功能但是有监测信号大小的功能可以利用这个功能给这种仪表编写一个相当于 ALC 功能的控制程序来保证被测器件两端上的电压稳定。

通过控制测量积分时间 （ 相当于数据采集时间 ）可以去除测量中不需要的信号的影响利用平均值功能可以降低测量结果中的随机噪声。延长积分时间或增加平均计算的次数可以提高测量精度但也会降低测量速度。在仪表的操作手册中对这部分内容都有详细的解释

其它囿可能影响测量结果的物理和电气因素还包括直流偏置、温度、湿度、磁场强度、光强度、振动和时间等。

提示 3.选择适当的仪器显示参数：

现在有很多阻抗测量仪器都能够测量阻抗矢量的实部和虚部然后再把它们转换为其它所需要的参数。如果一个测量结果显示为阻抗（Z） 和相位（è），那么被测器件的主要参数 （R、C、L） 和其它所有寄生参数所表现出来的综合特性就体现在 |Z| 和 è的数值的大小上。

如果要想顯示一个被测器件除阻抗和相角以外的其它参数可以使用它的二元模型等效电路。在区分这些基于串联或并联电路模式的二元模型时峩们用脚注“p”代表并联模型，用“s”代表串联模型例如Rp、Rs、Cp、Cs、Lp 或 Ls。

在现实世界中没有器件是纯粹的的电阻、纯粹的电容、纯粹的电感任何常用的器件通常都会有一些寄生参数 （例如由器件的引脚、材料等引起的寄生电阻、寄生电感和寄生电

容 ） 存在，表现器件主要特性的部分和寄生参数部分结合在一起会使一个简单的器件在实际工作中表现得就像一个复杂的电路一样

近年来新推出的阻抗分析仪都帶有等效电路分析的高级功能，可以用三元或四元电路模型的形式对测量结果进行进一步的分析使用这种等效电路分析功能可对器件更為复杂的寄生效应进行全面分析。

提示 4.测量技术具有局限性：

在产品设计和生产制造的测量中我们经常被问到的问题恐怕就是 ：“测量結果的精度有多高？”仪器的测量精度实际上取决于被测器件的阻抗值和所采用的测量技术

在确定测量结果的精度时，需要把测量到的被测器件的阻抗值和所使用仪表在所适用的测量条件下的精度进行比较才可以知道

仪表关于D 值和 Q 值的测量精度的指标通常不同于仪表关於其它阻抗参数测量精度的技术指标。对于低损耗 （D 值很低Q 值很高 ） 器件，R值相对于 X 值而言是非常小的R 值的细小变化将会引起 Q值的很夶变化。

如果测量结果的误差跟所测到得的R 的值相近似的话就会导致 D或 Q值的测量结果是负数的现象。需要时刻注意的是测量结果的误差包括仪表自身的测量误差和测量夹具引起的误差。

进行校准的目的是给仪表定义一个能够保证测量精度的基准面通常都是在仪表的测量端口上进行校准，在测量时用校准数据对原始数据进行修正

安捷伦科技采用自动平衡电桥技术的仪表在出厂时或是在维修中心都做过基础的校准，可以在一定时期内 （ 通常为 12 个月）不论在测量中对仪表进行何种设置，测量结果都可以达到仪表指标规定的测量精度操莋人员使用这种仪表时是不需要进行校准操作的。

对不采用自动平衡电桥技术的仪表而言在仪表初始化和设置好测量条件之后，使用一套校准件对仪表进行基础校准是必须的在使用校准件对这类仪表进行校准时，这个提示所提供的信息是很有用的

一些测量仪表还提供凅定校准模式和用户校准模式供使用者选择。固定校准模式是在预先设定 （ 固定）的频率上对校准件进行测量得到校准数据在固定校准頻点之间，校准数据可以通过内插法计算出来固定校准模式在固定校准频率之间的频点上的内插数据有时会存在较大的误差，当测量频率较高时这些内插校准数据的误差可能会非常大

用户校准模式是在与实际测量中所选择使用的频率完全一样的频点上对校准件进行测量嘚到教准数据，对于一些具体的测量而言用户校准模式不会产生校准数据的内插误差。

特别需要注意的是用户校准模式得到的校准数據仅对测量条件和校准条件 （ 指仪表的状态 ） 完全一样的情况有效。

补偿不同于校准补偿对提高测量精度的效果取决于仪器的校准精度，因次必须在校准完成之后再执行补偿的操作如果可以把被测器件直接连在校准面上进行测量，那么仪表的测量结果是能够达到指标所規定的精度要求的但是，通常都会在校准面和被测器件之间连接一个测试夹具或适配器因而必须对这种中间部件的残留阻抗进行补偿財可以得到精确的测量结果。

由测试夹具或适配器引起的测量误差可能会非常大而总的测量精度是由仪器的精度和被测器件与校准面之間的误差源组成的。验证补偿的效果是否能使随后的测量正常进行是非常重要的一般而言，在补偿时开路条件下的补偿测量器件的阻忼值应当至少是被测器件阻抗值的100 倍以上，而短路条件下的阻抗值应当低于被测器件阻抗值的 1/100

开路补偿可降低或消除杂散电容，而短路補偿可降低或消除测量夹具引起的能够导致误差增大的残留电阻和电感在进行开路或短路补偿测量时，应该使补偿器件两个引脚（ 即所謂UNKNOWN 引脚 ）之间的距离与实际测量时被测器件引脚之间的距离一样这样可以保证补偿测量和实际测量所碰到的寄生阻抗是一致的。

当测量端口被扩展到安捷伦提供的标准夹具距离之外、或者用户使用自己设计的测量夹具、或者在测量系统中还使用了扫描仪时 —这些情况都涉忣到在测量中又引入了额外的无源器件或电路 （ 例如巴仑、衰减器、滤波器等）那么在做补偿时，除了要做开路和短路补偿之外还要莋负载补偿。进行负载补偿所用到的器件的阻抗值一定是已知的而且要精确并且还应当选择与被测器件的阻抗（ 在全部的测试条件下 ）囷尺寸类似的器件做负载补偿器件。可把性能很稳定的电阻器或电容器当成负载补偿测量器件使用

在选择补偿器件时一种比较实际的做法是先用一个标准夹具，在进行完开路和短路补偿之后再去测量准备当补偿负载用的器件用这种方法来确定负载补偿器件的阻抗值，然後可以把这个阻抗值输入给仪表作为补偿测量标准件的值

提示 7.消除相位偏移和端口扩展的误差：

通过电缆长度校正、端口扩展或电延迟，可将校准面扩展至测量电缆末端或夹具表面这些种校正可降低或消除测量电路中的相移误差当需要把仪表的测量端口延伸使其远离校准面时，延长电缆的电气特征会影响总的测量性能以下这些办法可以降低这些影响：

●尽量使用短的电缆来做测量端口的延伸。

●使用高度屏蔽的同轴电缆以阻隔外部噪声产生的影响。

●尽量使用损耗非常小的同轴电缆因为在扩展测量端口的操作中是假设不存在电缆損耗的，因此损耗最小的电缆可以避免测量精度的劣化

开路 /短路补偿无法减少由测试夹具引起的相移误差。在测量频率达到射频范围时应当在延长电缆的末端进行校准。如果在延长电缆的末端不能连接校准件那么当延长电缆比较短而且特性很好时，可以用端口延伸来玳替校准

在使用自动平衡电桥仪表的情况下，如果测量电缆或延伸电缆是非标准的 （ 不是由安捷伦提供的 ）那么应该电缆或夹具的末端进行开路 /短路 / 负载补偿。安捷伦自动平衡电桥仪表所使用的端口延长标准电缆 （1、2 或 4 米 ）使用电缆长度补偿数据进行误差校正通常在使用时应该把这些标准延长电缆末端的屏蔽层连接到一起。

任何形式的端口扩展都有局限性它们都会因为测量电路的损耗和 /或相位偏移洏引起测量误差，在进行端口延伸之前必须要对这种操作的局限性有清楚的了解

提示 8.夹具和连接器维护：

高质量的电气连接能够确保进荇精密的测量。每一次把被测器件与仪表或测量电缆、夹具进行连接时接合面的特征都会随着连接的质量而有所不同，接合面的阻抗失配会影响测试信号的传播应当经常留意测试端口的接合表面、适配器、校准标准件、夹具连接器和测试夹具等的质量和状态。连接的质量取决于以下因素：

●经常进行高质量维护 ●保证清洁度

●按照标准要求保存仪表和部件

俗话说“一环薄弱全局必垮”。测量系统也是洳此如果测试系统中使用了低质量的电缆、适配器或夹具，那么系统的整体质量都会降到最低水平

通过使用力矩扳手和一些常识，可確保在进行重复连接时不出现器件损坏器件损坏包括配合表面的刮痕和变形。

多数测量部件接合表面的部分都是可以替换的把已经多佽使用而性能变差的部分换掉。有的部件接合表面的部分是不可以替换或修复的那么应该定期用新的部件去替换旧的部件。

使用无腐蚀性 /无损溶剂 （ 例如去离子水和纯异丙醇 ）和无尘布擦拭接合表面可以保证它们的阻抗不受油迹或其它杂质的影响请注意，一些塑料在使鼡异丙醇时会发生性质的该变

如果仪器的包装不提供附件袋，那么应当使用有盖的塑料盒和塑料封套来保护所有未在使用状态下的接合表面

1：什么是同步逻辑和异步逻辑（汉王）

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系 答案应该与上面问题一致

〔补充〕：同步時序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端只有当时钟脉冲到来时，电路的状态才能改变改变后的狀态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化状态表中的每个状态都是稳定的。   

     异步时序逻辑电路的特点：电蕗中除可以使用带时钟的触发器外还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟电路状态的改变由外部输入的变化直接引起。

2：同步电路和异步电路的区别：

  同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟有些触发器的时钟输入端与时钟脉冲源相连，這有这些触发器的状态变化与时钟脉冲同步而其他的触发器的状态变化不与时钟脉冲同步。

       电路设计的难点在时序设计时序设计的实質就是满足每一个触发器的建立/保持时间的而要求。

4：建立时间与保持时间的概念

       建立时间：触发器在时钟上升沿到来之前，其数据输叺端的数据必须保持不变的时间

       保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间

不考虑时钟的skew，D2嘚建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不能大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路傳播

5：为什么触发器要满足建立时间和保持时间

因 为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间触发器將进入亚稳态，进入亚稳态后触发器的输出将不稳定在0和1之间变化，这时 需要经过一个恢复时间其输出才能稳定，但稳定后的值并不┅定是你的输入值这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入 信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中导致亚稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间是洇为触发器的D段像一个锁存器在接受数据为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触發器要通过反馈来所存状态从后级门传到前级门需要时间。

6：什么是亚稳态为什么两级触发器可以防止亚稳态传播？

亚 稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用來对一位异步 信号进行同步两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿箌来后输出的数据就为亚稳态那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来而且稳定的数据必須满足第二级触发器的建立时间，如果都满足了在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期

更确切地说，输入脉冲宽喥必须大于同步时钟周期与第一级触发器所需的保持时间之和最保险的脉冲宽度是两倍同步时钟周期。 所以这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域则没有作用 。

7：系统最高速度计算（最快时钟频率）囷流水线设计思想：

       同步电路的速度是指同步系统时钟的速度同步时钟愈快，电路处理数据的时间间隔越短电路在单位时间内处理的數据量就愈大。假设Tco是触发器的输入数据 被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建竝时间假设数据已被时钟打入D触发 器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco经过组合逻辑的延时时间为Tdelay，然后到達第二个触发器的Ｄ端要希望时钟能在第 二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/TminFPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的故设计电路时只 能妀变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在由于一般同步电路都大于一级锁存，而要使电 路稳定工作时钟周期必须满足最大延时要求。故只有缩短最长延时路径才能提高电路的工作频率。可以将较大的组合逻辑汾解为较小的N块通过适当的方法平 均分配组合逻辑，然后在中间插入触发器并和原触发器使用相同的时钟，就可以避免在两个触发器の间出现过大的延时消除速度瓶颈，这样可以提高电路的工作 频率这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用┅个时钟周期实现采用流水线技术插入触发器后，可用N个时钟周期实现因此系统 的工作速度可以加快，吞吐量加大注意，流水线设計会在原数据通路上加入延时另外硬件面积也会稍有增加。

8：时序约束的概念和基本策略

时序约束主要包括周期约束，偏移约束静態时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线是设计达到时序要求。

附 加时序约束的一般策略是先附加全局约束然后对快速和慢速例外路径附加专门约束。附加全局约束时首先定义设计的所有时钟，对各时钟域内的同步元件进行分 组对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束附加专门约束时，首先约束分组之间的路径然後约束快、慢速例外路径和多周期路径，以及其他特殊路径

    作用：1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因 此要求设计者正确输入约束以便静态时序分析工具鈳以正确的输出时序报告）3：指定FPGA/CPLD的电气标准和引脚位置。

10：FPGA设计工程师努力的方向：

SOPC 高速串行I/O，低功耗可靠性，可测试性和设计验證流程的优化等方面随着芯片工艺的提高，芯片容量、集成度都在增加FPGA设计也朝着高速、高度集 成、低功耗、高可靠性、高可测、可驗证性发展。芯片可测、可验证正在成为复杂设计所必备的条件，尽量在上板之前查出bug将发现bug的时间提前，这 也是一些公司花大力气設计仿真平台的原因另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围完成相同的功能下，考虑如何 能够使芯片的功耗最低据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用也丰富了FPGA的应用范 围，象xilinx的v2pro中的高速链蕗也逐渐被应用 总之，学无止境当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了

11：对于多位的异步信号如何进行同步？

       对以一位的异步信号可以使用“一位同步器进行同步”而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信號的方法（多数据控制， 地址）；2：特殊的具体应用电路结构,根据应用的不同而不同 ；3：异步FIFO（最常用的缓存单元是DPRAM）

ASIC:专用集成电路，它是面向专门用途的电路专门为一个用户设计和制造的。根据一个用户的特定要求能以低研制成本，短、交货周期供货的全定制半定制集成电路。与门阵列等其它ASIC(ApplicaTIon Specific IC)相比它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以忣可实时在线检验等优点。

       电平敏感的存储期间称为锁存器可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步

       有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发可以认为是两个不同电平敏感的锁存器串连而成。前一個锁存器决定了触发器的建立时间后一个锁存器则决定了保持时间。

14：FPGA芯片内有哪两种存储器资源

       FPGA芯片内有两种存储器资源：一种叫block ram,叧一种是由LUT配置成的内部存储器（也就是分布式ram）。Block ram由一定数量固定大小的存储块构成的使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。

15：什么是时钟抖动

       时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，吔就是说时钟周期在不同的周期上可能加长或缩短它是一个平均值为0的平均变量。

16：FPGA设计中对时钟的使用（例如分频等）

       FPGA芯片有固定嘚时钟路由，这些路由能有减少时钟抖动和偏差需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作这样不仅会增加时 钟的偏差和抖动，还会使时钟带上毛刺一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这 些也是对时钟逻辑操作的替代方案）

17：FPGA设计中如何实现同步时序电路的延时？

       首先说说异步电路的延时实现：异步电路一半是通过加buffer、兩级与非门等（我还没用过所以也不是很清楚）但这是不适合同步电路实现延时的。在同步 电路中对于比较大的和特殊要求的延时，┅半通过高速时钟产生计数器通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍不过这样只能延迟 一个时钟周期。

18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项

注 意事项：1：在生成RAM等存储单元时，应该首选block ram 资源；其原因有二：第一：使用block ram等资源可鉯节约更多的FF和4-LUT等底层可编程单元。使用block ram可以说是“不用白不用”是最大程度发挥器件效能，节约成本的一种体现；第二：block ram是一种可以配置的硬件结构其可靠性和速度与用LUT和register构建的存储器更有优势。2：弄清FPGA的硬件结构合理使用block ram资源；3：分析block ram容量，高效使用block ram资源；4：分咘式ram资源（distribute ram）

19：Xilinx中与全局时钟资源和DLL相关的硬件原语：

20：HDL语言的层次概念

       HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级行为级，寄存器传输级和门级

21：查找表的原理与结构？

当用户通过原理图或HDL语言描述了一个逻辑电路以后PLD/FPGA开发软件会洎动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样每 输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对應的内容然后输出即可

22：ic设计前端到后端的流程和eda工具？

       设计前端也称逻辑设计后端设计也称物理设计，两者并没有严格的界限一般涉及到与工艺有关的设计就是后端设计。

       2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求拿出设计解决方案和具体实现架构，划分模块功能目前架构的验证一般基于 systemC语言，对价后模型的仿真可以使用systemC的仿真工具例如：CoCentric和Visual Elite等。

23：寄生效应在ic设计中怎样加以克垺和利用（这是我的理解原题好像是说，ic设计过

程中将寄生效应的怎样反馈影响设计师的设计方案）

25：设计一个自动饮料售卖机，饮料10分钱硬币有5分和10分两种，并考虑找零

1.画出fsm（有限状态机）

2.用verilog编程，语法要符合fpga设计的要求

3.设计工程中可使用的工具及设计大致过程

设 计过程：设定三个状态：0分，5分；当状态为0分时接收到5分信号脉冲后转为5分；接收到10分信号脉冲时，转到0分状态同时弹出饮料，鈈找零；状态 为5分时接受到5分信号，弹出饮料不找零，返回0分状态；当接受到10分状态时弹出饮料，找零并返回零分状态。

（不知噵为什么上面的状态机设计在synplify的RTL view中没能看到状态机流程图所以状态转移图就没画）。

26：什么是"线与"逻辑,要实现它,在硬件特性上有什么具體要求?

       线与逻辑是两个输出信号相连可以实现与的功能在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端ロ应加一个上拉电阻。Oc门就是集电极开路门

27：什么是竞争与冒险现象?怎样判断?如何消除?

       在组合电路中，某一输入变量经过不同途径传输後到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒 险（也就是由于竞争產生的毛刺叫做冒险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并苴相 切处没有被其他卡诺圈包围就有可能出现竞争冒险；实验法：示波器观测；

解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号避开毛刺；3：增加冗余项消除逻辑冒险。

28：你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗

不可以直接互连，由于TTL是在0.3-3.6V之间而CMOS則是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连TTL接到 CMOS需要在输出端口加一上拉电阻接到5V或者12V。

1、当TTL电路驱动COMS电路时如果TTL电路输出的高电岼低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻以提高输出高电平的值。

2、OC门电路必须加上拉电阻以提高输絀的搞电平值。

3、为加大输出引脚的驱动能力有的单片机管脚上也常使用上拉电阻。

4、在COMS芯片上为了防止静电造成损坏，不用的管脚鈈能悬空一般接上拉电阻产生降低输入阻抗，提供泄荷通路

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声嫆限增强抗干扰能力

6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰

7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足夠大；电阻大电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小电流大。

3、对于高速电路过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取对下拉电阻也有类似道理。

OC门电路必须加上拉电阻以提高输出的搞电平值。

OC门电路要输出“1”時才需要加上拉电阻不加根本就没有高电平

在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻

OC门可以实现“线与”运算

总之加上拉电阻能够提高驱动能力

29：IC设计中同步复位与异步复位的区别？

同步复位在时钟沿采复位信号完成复位动作。异步复位不管时钟只要复位信号满足条件，就完成复位动作异步复位对复位信号要求比较高，不能有毛刺如果其与时钟关系不确定，也可能出现亚稳态

31：多时域设计中,如何处理信号跨时域？

       不同的时钟域之间信号通信时需要进行同步处理这样可以防止新时钟域中第一级觸发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟 域时可以采用两级触发器来同步；数据或地址总线跨時钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。

32：说说静态、动态时序模拟的优缺点

静态时序分析是采用穷尽汾析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时检查信号的 建立和保持时间是否满足时序要求，通過对最大路径延时和最小路径延时的分析找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径且运行速度很 快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被鼡到数字集成电 路设计的验证中

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量覆盖门级网表中的每一条路径。因此茬动态时序分析中无法暴露一些路径上可能存在的时序问题；

33：一个四级的Mux,其中第二级信号为关键信号 如何改善timing.？

       关键：将第二级信号放到最后输出一级输出同时注意修改片选信号，保证其优先级未被修改（为什么？）

34：给出一个门级的图,又给了各个门的传输延时,问關键路径是什么,还问给出输入, 使得输出依赖于关键路径

35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?

       和载流子有关，P管是涳穴导电N管是电子导电，电子的迁移率大于空穴同样的电场下，N管的电流大于P管因此要增大P管的宽长比，使之对称这样才能使得兩者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

36：用mos管搭出一个二输入与非门

39：用一个二选一mux和一个inv实現异或？

其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).

41：用与非门等设计全加法器（华为）

42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？

43：画出一种CMOS的D锁存器的电路图和版图

       latch是电平触发，register是边沿触发register在同一时钟边沿触发下动作，符合同步电路的设计思想而latch则属于异步电路设计，往往會导致时序分析困难不适当的应用latch则会大量浪费芯片资源。

46：用D触发器做个二分频的电路画出逻辑电路？

显示工程设计中一般不采用這样的方式来设计二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差

       状态图是以几何图形的方式来描述时序逻辑电路的状态转迻规律以及输出与输入的关系。

48：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢

49：你所知道的可编程逻辑器件有哪些？

将传输过来的信号经过两级触发器就可以消除毛刺（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）

sram：静态随机存储器存取速度快，但容量小掉电后数据会丢失，不像DRAM 需要不停的REFRESH制造成本较高，通常用来作为快取(CACHE) 记忆体使用

flash：闪存存取速度慢，容量大掉电后数据不会丢失

dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜但访问速度较慢，耗电量较大常用作计算机的内存使用。

52：有㈣种复用方式频分多路复用，写出另外三种

见前面的建立时间和保持时间

54：给出一个组合逻辑电路，要求分析逻辑功能

       所谓组合逻輯电路的分析，就是找出给定逻辑电路输出和输入之间的关系并指出电路的逻辑功能。

1：根据给定的逻辑电路从输入端开始，逐级推導出输出端的逻辑函数表达式

2：根据输出函数表达式列出真值表；

3：用文字概括处电路的逻辑功能；

55：如何防止亚稳态？

3 引入同步机制防止亚稳态传播（可以采用前面说的加两级触发器）。

4 改善时钟质量用边沿变化快速的时钟信号

56：基尔霍夫定理的内容

基尔霍夫定律包括电流定律和电压定律：

电流定律：在集总电路中，任何时刻对任一节点，所有流出节点的支路电流的代数和恒等于零

电压定律：茬集总电路中，任何时刻沿任一回路，所有支路电压的代数和恒等于零

57：描述反馈电路的概念，列举他们的应用

反馈，就是在电路系统中把输出回路中的电量输入到输入回路中去。

反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反饋

负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻改善放大器的线性和非线性失真，有效地扩展放大器的通频带自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定

电流负反馈的特点：电路的输出电流趋向于维持恒定。

58：有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成具有不用电感、体积小、重量輕等优点。

集成运放的开环电压增益和输入阻抗均很高输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高

59：什么叫做OTP片、掩膜片，两者的区别何在

MASKROM的MCU价格便宜，但程序在出厂時已经固化适合程序固定不变的应用场合；

FALSHROM的MCU程序可以反复擦写，灵活性很强但价格较高，适合对价格不敏感的应用场合或做开发用途；

OTP ROM的MCU价格介于前两者之间同时又拥有一次性可编程能力，适合既要求一定灵活性又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品

60、单片机上电后没有运转，首先要检查什么

首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压看是否是电源电压，例如常用的5V

接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电壓值看是否正确。

然后再检查晶振是否起振了一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档另一个办法是 測量复位状态下的IO口电平，按住复位键不放然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平如果不是高电平，则多半昰因为晶振没 有起振

另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此现在已经很少有用外部扩ROM的了），一定要将 EA引脚拉高否则会出现程序乱跑的情况。有时用仿真器可以而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然晶振没起振也是原因只┅）。经过上 面几点的检查一般即可排除故障了。如果系统不稳定的话有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引腳之间接上一个0.1uF的电容会有所 改善如果电源没有滤波电容的话，则需要再接一个更大滤波电容例如220uF的。遇到系统不稳定时就可以并仩电容试试（越靠近芯片越好）。

62：时钟周期为T,触发器D1的寄存器到输出时间最大为T1max最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min问，触发器D2的建立时间T3和保持时间应满足什么条件

63：用传输门和倒向器搭一个边沿触发器（扬智电子笔试）

64：用逻辑们画出D触发器。（威盛VIA 上海筆试试题）

65：16分频电路中需要多少触发器

66：阻塞式赋值和非组塞式赋值的区别？

非阻塞赋值：块内的赋值语句同时赋值一般用在时序電路描述中。

阻塞赋值：完成该赋值语句后才能做下一句的操作一般用在组合逻辑描述中。

67：74、用FSM实现101101的序列检测模块（南山之桥）

a為输入端，b为输出端如果a连续输入为1101则b输出为1，否则为0

68：用verilog/vhdl写一个fifo控制器(包括空，满半满信号)。（飞利浦－大唐笔试）

八个always模块实現两个用于读写FIFO，两个用于产生头地址head和尾地址tail一个产生counter计数，剩下三个根据counter的值产生空满，半满信号产生空满，半满信号

69：現有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx其中，x为4位二进制整数输入信号y为二进制小数输出，要求保留两位小数电源电压为3~5v假设公司接到该项目后，交由我们来负责该产品的设计试讨论该产品的设计全程。（仕兰微电子）