根据所学的组合逻辑及数字电路嘚知识完成一个16进制7段数码显示译码器的设计验证满足一个16进制7段数码显示译码器的规则，根据逻辑真值表和逻辑表达式完成表决功能熟悉Quartus II的Verilog HDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法最后完善一个16进制7段数码显示译码器电路的功能描述风格Verilog HDL 代码。

7 段数码是纯组合电路通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD 码译码然而数字系统中的数据处理和运算都是 2 进制的，所以輸出表达都是 16 进制的为了满足 16 进制数的译码显示。
7 段译码器的输出信号 LED7S 的 7 位分别接如下图所示数码管的 7 个段高位在左，低位在右例洳当 LED7S输出为“1101101”时，数码管的 7 个段： g,f,e,d,c,b,a 分别接 1,1,0,1,1,0,1；接有高电平的段发亮于是数码管显示“5”。注意这里没有考虑表示小数点的发光管。
7 段數码显示译码器设计采用 case 语句对数码管的七个段分别进行赋值 0 或 1实现数字的显示。

为了完成判断学生成绩等级的任务完善编程模块设計代码，编写的程序要能根据不同的输入能够得到满足7段数码显示译码器显示输出

// 请在下面添加代码，完成7段数码显示译码器显示

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