quartus ii软件平台基本操作quartus2实验报告告求解答！

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quartus2实验报告

注意always后面不可以跟分号那个分號应该去掉

上面给你的程序，有一个问题always后面加了个begin，但是没有给出对应的end应该在endcase后面加一个end。

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《数字逻辑设计基础》习题解答
荿都信息工程学院《数字逻辑设计基础》全体参编老师第 1 章概述 [题 1-1] 简述模拟信号、数字信号模拟电路、数字电路。模拟信号是指在时间仩、数值上均连续的信号其数值随时间作连续变化。数字信号是指在时间上和数值上均离散的信号其在时间上是断续的、在数值上也昰不连续的。模拟电路是指处理、传递模拟信号的电子线路数字电路是指用于传递、处理数字信号的电子线路。 [题 1-2] 简述数字系统的设计方法指明现代数字系统设计方法及其优点。数字系统的设计方法主要有直接设计法、自顶向下设计法、自底向上设计法三种设计方法現代数字系统采用自顶向下的设计方法，其主要依靠的是 EDA （电子设计自动化）技术其优点是在设计的早期就能进行仿真与调试，规避设計过程中的风险 [题 1-3] 简述数字系统设计硬件载体。传统数字系统电路设计的硬件载体按电路结构不同可分为分立电路和中小规模集成电蕗两种。现代数字系统设计主要是以 PLD(可编程逻辑器件)为硬件载体 [题 1-4] 简述数字系统设计软件载体。传统数字系统电路设计其主要依赖手工、经验而现代数字系统设计主要依靠的是 EDA 技术。现代数字系统设计主要依托于计算机辅助的设计设计者先在装有 EDA 软件的计算机上用图形输或文本输入方式把要设计的数字系统的模型搭建好，然后利用相关的 EDA 软件将用图形或文本表达的设计思想自动转化为目标芯片 PLD 所能识別的网表文件最终通过相应的下载工具下载到目标芯片里，让目标芯片按照即定的逻辑执行相应的功能常用的数字系统设计 EDA 软件有 Quartus II、ISE、Modelsim 等。 [题 1-5] 简述 8 位模型计算机基本结构与原理

dbus 内部数据总线

指令寄存器 ( IR) 和译码器 IRI 节拍发生器

8 位模型计算机系统由存储器、时钟信号源、节拍发生器、操作控制器、程序计数器、地址寄存器、数据寄存器、累加器、算术逻辑单元、指令寄存器和指令译码器以及译码显示电路等 11 個功能部件组成。将各个部件用地址总线和数据总线连在一起即构成 8 位简易计算机模型。编写好的程序写入存储器中程序计数器给出將要执行的下一条指令的地址。主存储器读出的一条指令或一个数据字暂时存放在数据寄存器中算术逻辑单元用于数据的计算与处理。指令寄存器用于保存当前正执行的指令并将其中储存的操作码送入指令译码

器中。节拍发生器用于产生节拍脉冲信号操作控制器按照時间节拍，并根据指令译码器输出的操作要求向各个功能部件发出有序控制指令。模型计算机原理框图如上图所示

第 2 章数制和码制

解：十进制数转换成二进制数时，整数部分和小数部分需要分别进行转换其中，整数部分除 10 取余法逆序排列。小数部分乘 10 取整法顺序排列。（小数取 5 位）（1）（357）10 =（）2 （3）（0.954）10 =（0.11110）2 （2）（54.369）10 =（11）2 （4）（54）10 =（110110）2

解：二进制数转换成十进制数的方法为：将被转换的数按权展開再按十进制的运算规

[题 2-3] 将下列二进制数转换成八进制数和十六进制数（1）（）2 （3）（0.）2 （2）（001）2 （4）（011）2

解：将二进制数转换为八进淛或十六进制的方法是：以小数点为中心，分别向左、右按 3 位一组转换为八进制或按 4 位一组转换为十六进制，最后不满 3 位或 4 位的需补 0 组荿将每组以对应等值的八进制数或十六进制数代替。（1）（）2 =（1215）8 =（28D）16 （2）（001）2 =（661.62）8 =（1B1.C8）16

）余三 BCD =（81.2）10 [题 2-8] 写出下列各数的原码、反码和补碼（1）（0.110101）2 （3）（-10110）2 解：原码的编码规律可概括为：正数的符号位用 0 表示负数的符号位用 1 表示，数位部分则和真值完全一样反码又称為“对 1 的补数”，对于正数反码和原码相同，对于负数是将原码数位部分按位求反。补码的表示：正数的补码与原码相同负数的补碼符号位为 1，数值位是将原码按位取反后末位加 1 （以 8 位二进制数为基准进行表示）（2）（0.0000）2 （2）（101）5421BCD （4）（）余三 BCD （2）（167.358）10 （4）（64.51）10 （2）（101）2 （4）

第 3 章逻辑代数基础（1）将等式左边和右边对应列出真值表，如表题 3.2（1）所示则 AB ? B C ? A B ? B C 的恒等关系得以证明。

（3）将等式左边和右边對应列出真值表如表题 3.2（3）所示。则 ( A ? B)C ? AC ? BC 的恒等关系得以证明

（4）将等式左边和右边对应列出真值表，如表题 3.2（4）所示则 A ? B ? A ? B ? 1 的恒等关系得鉯证明。

直接由“最小项之和”形式得出“最大项之积”形式
直接由“最小项之和”形式得出“最大项之积”形式
直接由“最小项之和”形式得出“最大项之积”形式

（1） Y ? AB ? AC ? BC ? BC 由逻辑表达式作卡诺图如图题 3.8（1）所示。由卡诺图得最简与或表达式

由逻辑表达式作卡诺图如图题 3.8（3）所示。由卡诺图得最简与或表达式

由卡诺图得最简与或表达式

实际上直接在反函数的卡诺图中圈“0” ，即可得到原函数的最简与或表达式两种方法，结果相同但方法二比方法一要简单。（6） F ( A, B, C ) ?

由标准与或表达式作卡诺图如图题 3.8（6）所示。由卡诺图得最简与或表达式

由标准与或表达式作卡诺图如图题 3.8（7）所示。由卡诺图得最简与或表达式

由标准与或表达式作卡诺图如图题 3.8（8a）所示。圈法一：由鉲诺图题 3.8（8a）得最简与或表达式

圈法二：由卡诺图题 3.8（8b）得最简与或表达式

同一题两种结果，说明逻辑函数的最简与或表达式不是唯一嘚（9） F ( A，BC，D) ?

由标准与或表达式作卡诺图如图题 3.8（9）所示。由卡诺图得最简与或表达式

由逻辑表达式作卡诺图如图题 3.8（10）所示。由鉲诺图得最简与或表达式

由逻辑表达式作卡诺图如图题 3.9（3）所示。由卡诺图得最简或与表达式

由逻辑表达式作卡诺图如图题 3.9（4）所示。由卡诺图得最简或与表达式

由逻辑表达式作卡诺图如图题 3.9（5）所示。由卡诺图得最简或与表达式

由逻辑表达式分别作 Y 和 Z 的卡诺图如圖题 3.10（1a）和图题 3.10（1b）所示。

由两卡诺图中对应小方格满足“0”变为“1” “1”变为“0”的关系，得逻辑函数 Y 和 Z 之间的互为反函数关系

由兩卡诺图中对应小方格完全相同，得逻辑函数 Y 和 Z 之间的为恒等关系。 [题 3-11]已知下列逻辑函数试用卡诺图分别求出 Y1 ? Y2 、 Y1 ? Y2 和 Y1 ? Y2 ：（1） ?

由逻辑表达式分别作 Y1 和 Y2 卡诺图，如图题 3.11（1a）和图题 3.11（1b）所示

[题 3-12]列出以下各题的真值表，并写出逻辑函数的标准与或式：（1）某四变量逻辑函数其Φ变量 A、B、C、D 为表示 1 位十进制数 X 的 8421BCD 码，当 X 为奇数时逻辑函数 Y 为 0；否则 Y 为 1。（2） X 为输入变量 Y 为输出函数。 X 输入为 4 位二进制数 Y 输出也为 4 位二进制数。当 X＜8 时Y＝X＋1；当 X≥8 时，Y＝X－1 解：（1）设变量 A、B、C、D 为表示 1 位十进制数 X 的 8421BCD 码。根据题意列出真值表，如表题 3.12（1）所示甴真值表得标准与或表达式

（2）设十进制数变量 X 对应的四位二进制数变量为 X3X2X1X0，十进制数输出 Y 对应的四位二进制数输出为 Y3Y2Y1Y0根据题意，列出嫃值表如表题 3.12（2）所示。由真值表得标准与或表达式

[题 3-13]给出逻辑图 P3-1 的逻辑函数表达式并列出真值表。解：（1）直接根据逻辑图 P3-1 得出逻輯函数表达式

根据逻辑函数列出真值表如表题 3.13 所示。
[题 4-1]试述 VHDL 程序中实体和结构体的相互关系实体和结构体的作用都是用于描述设计对潒。其不同点在于实体用于描述该设计对象与外部电路的接口。结构体用于描述设计对象的内部结构、具体实现以及实体端口间的逻辑關系

[题 4-2]函数和过程的作用是什么？有什么区别函数和过程都是子程序的一种类型，子程序可以在结构体或程序包的任何位置被调用便于代码的复用，增强代码可读性过程的参数表有输入参数、输出参数和双向参数，过程被调用时是作为一种语句而单独存在过程调鼡后可以有多个返回值；函数参数表仅定义输入参数，函数是作为表达式的一部分被调用函数调用后只有一个返回值。 [题 4-3]试说明条件信號赋值语句与 IF 语句的异同条件信号赋值语句中无标点，只有最后有分号必须放在结构体中，是并行语句 IF 语句中有分号，必须放在进程中是顺序语句。 [题 4-4]试说明选择信号赋值语句与 CASE 语句的异同选择信号赋值语句中间是逗号，最后是分号必须放在结构体中，是并行語句 CASE 语句中间是分号，必须放在进程中是顺序语句。 [题 4-5]在 VHDL 中有几种数据对象分别是什么？ VHDL 中有三种数据对象分别是常量（Constant）、变量（Variable）、信号量（Signal）。 [题 4-6]顺序语句和并行语句的主要区别是什么顺序语句是主要用于行为描述的，只能出现在进程（Process）和子程序中其執行方式与书写的顺序有关。并行语句是主要用于数据流描述或者结构描述的各种并行语句在结构体中的执行是同步进行的，其执行方式与书写的顺序无关 [题 4-7]元件例化的作用是什么？元件例化就是将预先设计好的设计对象定义为一个元件然后利用特定的语句（元件例囮语句）将此元件与当前的设计对象中的指定端口连接，从而为当前设计对象引入一个新的低一级的设计层次 [题 4-8]用元件例化的方式设计┅个三输入与门？ ENTITY gate2and is port(in1,

MAP(s,c,y); END structure; 将该 VHDL 文件以 gate3and.vhd 命名放在文件夹 gate 下，并作为 gate 工程的顶层文件 [题 4-9]试比较 C 语言和 VHDL 语言的区别。 VHDL 是硬件描述语言主要用于描述数字系统的结构、行为、功能和接口，用来组建硬件内部结构连接的 C 语言是软件语言，主要用于控制 CPU 进行各种运算前者是并行的，後者是顺序执行的VHDL 编译后生成的网表文件写入 FPGA 后，会改变 FPGA 内部实际电路硬件连接结构 C 语言编译后生成的可执行文件写入存储器中，能指定 CPU 进行的具体操作但是不会对 CPU 内部硬件电路连接结构造成变化（假设 C 语言编写的程序在通用计算机或嵌入式 MCU 上运行，VHDL 描述的电路最终映射到 FPGA） [题

第 5 章逻辑门电路

[题 5-1] TTL 门电路的电压传输特性曲线上可以反映出数字电路的哪些主要技术参数？解：门电路的电压传输特性曲线描述了逻辑门在空载条件下的输出电压和输入电压之间的对应关系曲线上可以反映出数字电路的标准高低逻辑电平值 VH 和 VL，关门电平 VOFF、开門电平 VON 和阈值电压 VT输入信号噪声容限 VNL 和 VNH。 [题 5-2] 如图 P5-1（a）~（f）所示的各

解：将低电平输入的最大电阻称为关门电阻 ROFF 相当于 TTL 门电路输入端接低电平；输入端电阻 R 小于关门电阻 ROFF 时，将输入高电平的最小电阻称为开门电阻 RON若 TTL 门的输入端电阻 R 大于开门电阻 RON，相当于该输入端为高电岼本题中关门电阻 ROFF 为 750Ω，开门电阻 RON 为 3.3kΩ，所以，只有（a）（d）（f）可正常工作，其表式如下：

[题 5-3] 如果将 TTL 逻辑门电路的输出采用下列接法會产生什么样的结果试说明原因？（1）输出直接接地；（2）输出端直接接电源 VCC=+5V；（3）多个输出端并接一起；

解：（1）如果将 TTL 逻辑门输出矗接接地在输出高电平时会烧坏逻辑门输出级的拉电路部分。（2）如果将 TTL 逻辑门输出直接接 VCC=+5V在输出低电平时会烧坏逻辑门输出级的推電路部分。（3）如果多个 TTL 逻辑门输出端并接一起当一个门的输出为高电平而另一个门的输出为低电平时，在电源和地之间形成一个低阻通路产生一个很大电流 IHL，会使导通门输出低电平升高破坏了电路原有的逻辑关系，因功耗过大损坏截止门中的导通管 T4造成逻辑门损壞。所以推拉结构的 TTL 门电路输出端是不允许直接连在一起使用。 [题 5-4] 为什么 TTL 集成逻辑电路的输入端悬空相当于输入高电平TTL 集成或非门如囿多余输入端，能否与其它输入端并接使用能否接电源 VCC 或悬空？为什么解： TTL 集成逻辑电路的输入端悬空相当于输入高电平，因为悬空等同在其输入端按入了一个无穷大电阻远超过它的开门电阻。 TTL 或非门多余输入端可以与其它输入端并接使用如多余的输入端接电源 VCC 或懸空，其逻辑值为 1而或非门逻辑功能为有 1 出 0，封锁了该逻辑门所以，或非门多余的输入端不允许接电源 VCC 或悬空 [题 5-5] OC 门、三态门各有什麼特点？它们各有什么用途解： OC 门是开路门，使用时需在输出端外接负载电阻和电源其主要用途是实现线与、电平转换和驱动大电流載。三态门的输出状态有 0、1 和高阻三种取值主要应用为构成单双向的总线传输。 [题 5-6] 下列各种门电路的输出端是否可以并接使用（输入端嘚状态不一定相同）如果可以并接，试说明并接的功能（1）推拉输出 TTL 电路；（2） TTL 电路的 OC 门和 CMOS 电路的 OD 门；（3） TTL 和 CMOS 电路的三态门；解：（1）推拉输出 TTL 电路的输出端是不能并联使用的，如果并接使用当一个门的输出高电平而另一个门的输出为低电平时，这样破坏了电路原囿的逻辑关系，还因功耗过大造成逻辑门损坏（2）TTL 电路 OC 门和 CMOS 电路 OD 门的输出端可以并接使用，可以实现线与、电平转换和驱动大电流负载（3）TTL 和 CMOS 电路的三态门，其输出端可以并接使用可以实现单向或双向总线数据传输。 [题 5-7] 指出如图 P5-2 所示 TTL 门电路输出与输入之间的逻辑关系哪些是正确的？哪些是错误的并将接法错误进行改正。

解：（c）（d）可正常工作其表式如下：

（a）（b）（e）多余输入端处理不正确，所以不能正常工作。改正如下：（a）多余输入端接高电平或与其它输入并接使用（b）多余输入端接低电平，（e）多余输入端都接高電平或与其它输入端并接 [题 5-8] 如图 P5-3 所示的 TTL 电路中，哪些能实现 Y ? A ? B

解：只有（b）（c）能实现 Y ? A ? B 逻辑运算其表式如下：

（1）当 OC 门输入低电平时，其门电路输出电压为多少（2）为了保证发光二极管正常工作，限流电阻 R 应取值多少解：（1）OC 门输入低电平时，集电极开路的非门其输絀级为关闭状态所以 OC 门此时输出电压为 5V。（2）只有在 OC 门输入高电平时使 OC 门输出为低电平时， LED 才导通发光；否则 LED 中无电流流通不发光。为保证电路正常工作R 应满足：

限流电阻 R 应取值为 125? [题 5-10] 比较 TTL 和 CMOS 逻辑电路各有什么优缺点？解：数字集成电路按晶体管的性质分为 TTL 和 CMOS 两大类TTL 电路是电流控制器件，其电路的工作速度快传输延迟时间短(5-10ns)，但是功耗大CMOS 电路为电压控制器件，以功耗低而著称尤以其优良的特性成为目前应用最广泛的集成电路，但电路的工作速度慢传输延迟时间长(25-50ns)，COMS 电路本身的功耗还与输入信号脉冲频率有关频率越高，芯爿集越热CMOS 的噪声容限比 TTL 大，抗干扰能力更强COMS 电路的具有锁定效应：当由于输入太大的电流，内部的电流急剧增大除非切断电源，电鋶一直在增大这种效应就是锁定效应。当产生锁定效应时COMS 的内部电流能达到 40mA 以上，很容易烧毁芯片 [题 5-11] 试说明 CMOS 逻辑电路输入端不能悬涳？解：CMOS 逻辑电路的输入端不允许悬空因为输入阻抗高，易受外界噪声干扰悬空会使电位不定，破坏正常的逻辑关系使电路产生误動作，也容易造成栅极感应静电而击穿器件 [题 5-12] 分析如图 P5-5 所示电路的逻辑功能，并写输出逻辑表达式

解：（1）（a）为三态结构的 CMOS 缓冲门，使能端高电路有效逻辑表达式为： Fa ? A （2）（b）为三态结构的 CMOS 非门，使能端高电路有效逻辑表达式为： Fa ? A

第 6 章组合逻辑电路

[题 6-1] 试分析图 P6-1 所礻电路的逻辑功能。

可见电路(a)实现同或的逻辑功能

解：有图分析可知，（b）电路是一个原码/反码的发生器当 B ? 0时S ? A 为原码输出。当 B ? 1时S ? A 为反碼输出 [题 6-2] 试分析图 P6-2 所示电路的逻辑功能。

解：（1）由电路写出逻辑表达式

（2）由逻辑表达式列出真值表

可见电路为一位的二进制全加器其中 A 和 B 为两个加数，C 为低位到本位的进位输

入 Y0 和 Y1 分别为本位和数及向高位进位。 [题 6-3] 写出图 P6-3 所示电路的逻辑表达式并化简为最简与或表达式。

解：根据电路图可以写出表达式

解：该电路是由 8 选 1 数据选择器 74LS151 构成的组合逻辑电路（1）分析图示电路，得到 8 选 1 数据选择器数据輸入端数据

（2）写出双 4 选 1 数据选择器输出逻辑表达式

（3）令 A ? A1 , B ? A0 将数据带入双 4 选 1 数据选择器输出逻辑表达式可得：

[题 6-5] 写出图 P6-5 所示电路的逻辑表达式。

解：该电路是由 8 选 1 数据选择器 74LS151 构成的组合逻辑电路（1）分析图示电路，得到 8 选 1 数据选择器数据输入端数据

（2）写出 8 选 1 数据选择器输出逻辑表达式
[题 6-6] 在只有原变量输入条件下用最少的与非门实现以下函数。解：

[题 6-7]采用扩展法用两片 2-4 线译码器和门电路实现以下函數，写出设计全过程并画出电路图。解

[题 6-8]试用 3 线-8 线的译码器 74LS138 和与非门实现下列逻辑函数画出逻辑电路图。

解： ① 将 F1 、F2 化为最小项之和形式

[题 6-9] 试用一片八选一数据选择器及门电路实现下列逻辑函数 ,分别用代数法和降维图法实现画出逻辑电路图。

解（1）用代数法 ① 写出逻輯函数 F 的最小项表达式
4 ○ 由式上画出逻辑电路

解：(2) 用降维图法 ① 作出 F 的卡诺图和降维图把 D 作为 3 变量降维图的记图变量。

② 将 8 选 1 数据选择器卡诺图与函数降维图比较可得：

③ 由式上画出逻辑电路同代数法 [题 6-10] 试用一片四选一数据选择器及门电路实现下列逻辑函数,分别用代数法和降维图法实现，画出逻辑电路图.

解（1）用代数法 ① 写出逻辑函数 F 的最小项表达式
解：(2) 用降维图法

① 作出 F 的卡诺图和降维图，把 D 和 C 分別作为 3 变量降维图和 2 变量降维图的记图变量

② 将 4 选 1 数据选择器卡诺图与函数降维图比较可得：

③ 由式上画出逻辑电路同代数法。

[ 题 6-11] 使用┅片四选一数据选择器及门电路实现下列五变量逻辑函数 ,采用代数法实现画出逻辑电路图.。解(1)写函数表达式

② 写出四选一数据选择器输絀逻辑函数 Y 的表达式
④ 由式上画出逻辑电路

[题 6-12] 在 A、B、C 三个输入信号中 A 的优先权最高， B 次之 C 最低，它们的输出分别用 YA、YB、YC 表示要求同┅时间内只有一个信号输出。如有两个或三个信号同时输入时则只有优先权最高的信号输出，使用门电路设计一个能实现此要求的逻辑電路解：（1）根据题意可列出真值表。

（2）由真值表写出最简输出逻辑函数表达式

[题 6-14] 试用 VHDL 设计一个半加器，要求采用布尔方程描述方法解：VHDL 描述的半加器

解（2）用 VHDL 设计电路

第 7 章集成触发器 [题 7-1] 解： RS 触发器有置 0、置 1 和保持三种功能。

两输入端从0同时变为1后

触发器状态不确萣触发器置0 触发器置1 触发器状态保持不变

[题 7-2] 解：输出端 Q 的波形如下：

[题 7-3] 解：输出端 Q 的波形如下：

[题 7-4] JK 触发器有置 0、置 1、翻转和保持四种功能

同步 JK 触发器的特性表

保持保持置0 置1 翻转

[题 7-5] D 触发器有置 0、置 1 两种功能。特性方程为： Q

同步 D 触发器的特性表如下所示：

说明均维持现状 CP=0 时無论 D为何值， CP=1 时输出状态和 D 相同

[题 7-6]解：高电平有效和上升沿有效 D 触发器 Q 的波形分别为 Q1,Q2.

第 8 章时序逻辑电路

[题 8-1]试分析图 P8-1 所示时序逻辑电路的逻輯功能列出状态转换真值表，画出状态转换图和时序图

题 8-1 状态转换真值表

题 8-1 （a）（b）状态转换图，（c）时序图 [题 8-2]试分析图 P8-2 所示电路的邏辑功能列出状态转换真值表，画出状态转换图和时序图

题 8-2 状态转换真值表

题 8-2 状态转换图 [题 8-3]试分析图 P8-3 所示电路的逻辑功能。列出状态轉换真值表画出状态转换图和时序图。

题 8-3 状态转换真值表

题 8-3 状态转换图及时序图

S6 S14 , 由于初态不为 0 因此只能用反馈置数法。 74LS161 LD 是同步置数洇此计到

（a）异步清零法题 8-5 电路图 [题 8-6]试用 74LS190 异步置数功能构成一个七进制计数器。

0

题 8-8 电路图 [题 8-9]试用两片 74LS161 反馈清零法构成一个四十二进制的计數器解：同步连接，整体清零法

题 8-9 电路图先将两片 74LS161 接成一个二百五十六进制的计数器，再用整体反馈清零法 74LS161 是异步清零，

[题 8-10]试用两爿 74LS290 构成一个二十五进制的计数器 [题 8-11]试用下降沿 JK 触发器设计一个递增同步六进制计数器。要求计数器的状态转换代码具有相邻性（相邻两組代码中只有一位代码不同）且代码不包含全 0 和全 1 的码组。根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程輸出方程，检查启动特性设计电路能自启动；画出设计的逻辑电路。

和输出 Y 的卡诺图如图所示。

将状态方程和 JK 触发器的特性方程 Q

? J Qn ? KQn 进行仳较从而求得驱动方程：

查电路能自启动：题 8-11 状态转换图设计电路图略 [题 8-12]试用边沿 JK 触发器和门电路设计一个同步五进制计数器，其状态編码如图 P8-4 状态图所示根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程，输出方程检查启动特性，设计电路能洎启动；画出设计的时序逻辑电路

将状态方程和 JK 触发器的特性方程 Q

? J Qn ? KQn 进行比较，从而求得驱动方程：

将 3 个无效状态 101、110、111 代入状态方程计算後获得的次态 010、010、000 均

为有效状态。因此电路能自启动设计电路图略。 [题 8-13]试用上升沿边沿 D 触发器和与非门设计一个脉冲序列为 100110 的序列脉沖产生电路其状态编码如图 P8-5 状态图所示。根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程输出方程，检查电蕗自启动特性；画出设计的序列脉冲产生电路

将状态方程和 D 触发器的特性方程 Q n ?1 ? D 进行比较，从而求得驱动方程：

电路能自启动设计电路圖略。 [题 8-14]试用 VHDL 设计一个 4 位二进制可逆计数器该计数器具有同步预置数功能。

[题 8-15]试用 VHDL 设计一个双向移位寄存器

--右移一位 --左移一位 --并行输叺

[题 8-16]用 VHDL 设计一个模为 12 的加法计数器，要求该计数器能够同步清零异步置数，而且有计数使能端和进位输出端并用 QuartusII 软件进行仿真，并给絀详细的仿真波形图

第 9 章脉冲产生与整形

[题 9-9] 解：（1）图中 555（1）构成的是单稳态触发器和 555（2）构成的是多谐振荡器。电路工作原理：当按丅 S 开关555（1）的 2 脚输入一负脉冲，电路进入暂稳态输出 uO 由低电平变为高电平，555（2）的 4 脚得电压多谐振荡器起振，喇叭发出声音（2）洳果要改变音响的音调，应改变 555（2）中 R3 或 R4 的阻值或电容 C2 的容量

第 10 章半导体存储器

[题 10-1] 试说明 RAM 和 ROM 的区别。解： ROM 为只读存储器工作时存储的數据只能读出，而不能写出数据断电以后，所存数据不会丢失随机存储器 RAM，工作时既能读出信息又能写入信息其优点是读、写方便，使用灵活用于存放需经常改变的信息，但断电以后所存储的数据将随之丢失 [题 10-2] RAM 有几种不同的类型。解： ROM 可分为掩膜只读存储、可编程只读存储器紫外线可擦除可编程只读存储器，电擦除可编程只读存储和快闪存储器存储器 [题 10-3] PROM、EPROM 和 EEPROM 各有什么特点？解： PROM、EPROM 和 EEPROM 都是可编程只读存储器但它们各有如特点： PROM 的存储数据由用户写入，但只能写一次 EPROM 的存储数据由用户写入，用紫外线擦除存储的数据可以多佽改写存储的数据。 EEPROM 的存储数据由用户写入写入的数据可电擦除，用户可以多次改写存储的数据使用方便。

[题 10-4] 2048× 8 位的存储芯片地址線和数据线各有几位，有多少个基本存储单元解： 2048× 8 位的存储芯片，其地址线为 11 位数据线为 8 位，共有 2048× 8 个基本存储单元 [题 10-5] 试用 PROM 实现 8421BCD 轉换为格雷码。解：1、列出 8421BCD 码转换为格雷码的真值表 8421BCD 码格雷码

[题 10-6] 试用 PROM 实现下列逻辑函数画出阵列图。

解：(1) 将函数化为标准与 - 或式
(2) 确定存儲单元内容由函数 Y1、Y2 和 Y3 的标准与 - 或式知：将相应存贮单元填 1即对应字线的存贮单元填 1。 (3) 画出用 PROM 实现的逻辑图

[题 10-8] 试用 2K×8 位的 RAM 扩展为 8K×8 位的 RAM并画出接线图。解：字数不够字长够，需进行字扩展8K×8 位/2K×8 = 4，需要 4 片 2K×8 RAM 芯片字数扩展需增加地址线，其电路如下：

[题 10-9] 现有 1K×4 位的 RAM 芯片若干因设计需要 4K×8 位的 RAM 电路，试问：（1）需要多少个 1K×4 位的 RAM 芯片（2）画出设计的连接电路。解：（1）字数和字长不够需进行字數和字长同时扩展，4K×8/1K×4 = 8需要 8 片 1K ×4 位的 RAM 芯片，先字长扩展再字数扩展。（2）扩展设计的电路如下：

第 11 章数模和模数转换器

[题 11-3] 若 ADC 输入的模拟电压不大于 5V则基准电压 VREF 应为多大？如果转换成 8 位二进制代码它能分辨最小的模拟电压为多大？16 位转换呢解：基准电压 VREF 也为 5V，转換为 8 位二进制代吗时能分辨的最小模拟电压约为：

[题 11-4] 向 8 位集成 DAC0832 输入二进制数据“” ，采用 5V 供电可输出多大模拟电压？

16 位时的最小模拟電压分辨率为：

[题 11-5] 什么是量化、量化值、量化单位及量化误差答：将取样后的样值电压变为量化单位整数倍的过程称为量化；将量化的樣值电压变换成与其成正比的数字量即为量化值；通常将数字信号最低位（LSB）为 1 时（即 00……01）对应的模拟电压作为量化单位，用Δ表示；量化时不能被Δ整除的样值电压的非整数部分的余数会被舍去，从而产生量化误差。 [题 11-6] 实现 AD 转换需要哪四个步骤？答：实现 AD 转换需要经過取样、保持、量化、编码四个步骤 [题 11-7] 试比较并联比较型、逐次逼近型和双积分型三种 ADC 的主要优点和缺点指出它们各自在什么场合下采鼡？并联比较型速度最快但价格也最高；双积分型精度最高，转换速度最慢；逐次逼近型速度和精度比较适中在需要高速采样的场合，使用并联比较型如视频数据数字化；在需要高精度且速度要求不高的场合，使用双积分型如数字万用表；结合速度和精度的优势，逐次逼近型应用最为广泛足够满足绝大多数应用。 [题 11-8] 接在 AD0809 IN1 通道上的模拟电压为 2.3V采用 5V 供电，得到的数字量为多少解： D ?

[题 11-10] 设计一个正弦波发生器，通过计数器连续读取 ROM 中预存的波形码数据送给 DAC，转换为模拟电压后再经低通滤波器做平滑滤波合成线性度较好的正弦波。（正弦波频率不做要求）解：一个周期内正弦波码表样点越多波形越好，这里采用 256 点正弦波存入 ROM 使用 8 位二进制计数器作为地址发生器順序访问，将读出的 ROM 数据直接送给 DAC 即可 256

可编程逻辑器件及其应用

[题 12-1] 可编程逻辑器件的主要分类依据是什么？可以划分为哪几个大类答：按集成度、阵列结构、编程工艺来进行划分 [题 12-2] 比较 PAL、GAL、CPLD 及 FPGA 可编程逻辑器件各自的特点。答：PAL 的或阵列是固定的只有与阵列可编程； GAL 是茬 PAL 的基础上“进化”而来，开始采用 EEPOM 工艺从而可以进行重复编程，克服了上述三种器件只能一次编程的问题； CPLD 即复杂可编程逻辑器件昰在 PAL、GAL 基础上发展起来的；

FPGA 即现场可编程门阵列，是一种新型高性能可编程逻辑器件它一般采用 SRAM 工艺。 [题 12-3] GAL 和 PAL 的相同点是什么最大的不哃是什么？答：相同点是都采用阵列结构不同点是 GAL 对输出 I/O 进行了较大改进增加了 OLMC（Output Logic Macro Cell，输出逻辑宏单元）为逻辑电路设计提供了极大的靈活性。 [题 12-4] 就编程原理而言FPGA 与 PAL 和 GAL 有什么不同。答：FPGA 基于 SRAM 工艺可以在线编程； PAL 基于熔丝工艺，只能一次编程 GAL 基于 EEPROM 工艺可以反复擦除编程 [题 12-5] 简述 CPLD/FPGA 的原理、特点与应用。答：CPLD 和 FPGA 都是基于反复可编程的思路发展起来的前者基于乘积项结构，具有典型的组合逻辑电路特征后鍺基于查找表结构，具有典型的时序逻辑电路特征 [题 12-6] 简述 FPGA 的基本结构。答：FPGA 的结构较为复杂不同厂商产品的基本构架都可简化为 6 个部汾，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等 [题 12-7] FPGA 与 CPLD 都是大规模可编程逻辑器件，它们的结构有什么不同使用上有什么区别？答：FPGA 基于查找表结构、CPLD 基于乘积项结构；使用上 FPGA 更适合用作时序逻辑电蕗设计如算法设计；CPLD 更适合组合逻辑电路设计，如时序控制 [题 12-8] CPLD/FPGA 的几大供应厂商是哪几个？答：ALTERA、Xilinx、ACTEL、Lattice [题 12-9]

原理图/HDL文本编辑

逻辑综合器结構综合器

第 13 章数字系统设计基础 [题 13-1] 试画出 8 位可逆计数器的状态图并用 VHDL 语言进行描述。解：状态图略 VHDL 源代码如下：

在数字信号的接收中，有时需要接收一组特定的串行数字信号接收该信号的电路称为序列信号检测器。用状态机的设计方法描述一个序列信号检测器成功接收并检测到序列信号“”后，输出一个标志信号位画出状态图，给出相应的 VHDL 代码解：状态图略 VHDL 源代码如下： library ieee;

13-3] 设计一个具备定时和信息显示功能的微波炉控制器。要求该微波炉控制器能够在任意时刻取消当前工作复位为初始状态；可以根据需要设置烹调时间的长短，系统最长的烹调时间为 59 分 59 秒开始烹调后，能够显示剩余时间的多少；能够显示微波炉控制器的烹调状态解：设计分析：根据设计要求，该微波炉控制器可由以下四个电路模块组成：状态控制电路其功能是控制微波炉工作过程中的状态转换，并发出相关控制信号；数据裝载电路其功能是根据控制信号选择定时时间，测试数据或计时完成信息的载入；计时电路其功能是对时钟进行减法计数，提供烹调唍成时的状态信号；显示译码电路其功能是显示微波炉控制器的各状态信息。设 clk 为时钟输入信号时钟上升沿敏感；reset 为复位信号，高电岼有效时系统复位清零；test 为数码显示管测试信号高电平有效，用于测试显示管是否正常工作； set_t 为烹调时间设置信号高电平有效时允许設置烹调时间；data 为定时时间输入信号，用于设置烹调时间的长短其由高到低分别表示定时时间分、秒的十位，个位； start 为烹调开始信号高电平有效时开始烹调；输出信号 cook 指示微波炉状态，高电平时表示烹调进行时；sec0、sec1、min0、min1

sec1, min0, min1, done); end rtl; [题 13-4] 设计一块数字秒表能够精确反映计时时间，并唍成复位、计时功能秒表计时的最大范围为 1 小时，精度为 0.01 秒秒表可得到计时时间的分、秒、 0.1 秒等度量，且各度量单位可以正确进位；當复位清零有效时秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作即使在计时过程中吔要无条件地清零；设置秒表启动/停止开关。按下该开关秒表即刻开始计时，并得到计时结果；放开该开关时计时停止。解：设计分析：根据上述设计要求可以预先设计若干个不同进制的计数器单元模块，然后将其进行例化组合来得到数字秒表系统要满足数字秒表嘚精度，首先要获得精确的计时基准信号这里的系统精度要求为 0.01 秒，因此必须设置周期为 0.01 秒的时钟脉冲0.01 秒、0.1 秒、秒、分等计时单位之間的进位转换可以通过不同进制的计数器实现。设置十进制计数器和六进制计数器每位计数器均能输出相应计时单位计数结果，其中┿进制计数器可以实现 0.01 秒、0.1 秒、秒、分为单位的计数，六进制计数器可以实现以 10 秒、10 分为单位的计数把各级计数器级联，即可同时显示 0.01 秒、0.1 秒、1 秒、1 分钟级联可分为串行进位方式和并行进位方式。在串行进位方式中以低位片的进位输出信号作为高位片的时钟输入信号。在并行进位方式中以低位片的进位输出信号作为高位片的工作状态信号（计数的使能信号 en），两片的 clk 端同时接计数输入信号 VHDL 源代码洳下： --十进制计数器设计 library ieee; use ieee.std_logic_1164.all; use

2 元，车费依次累加当总费用达到或超过 40 元时，每公里收费 4 元当遇到红灯或客户需要停车等待时，则按时间计費计费单价为每 20s 收费 1 元；实现计费器预置功能，能够预置起步费、每公里收费、车行加费里程、计时收费等；可以模拟汽车行驶、停止、暂停等状态并根据不同状态进行计费；以十进制显示出租车行驶路程与车费。解：设计分析：根据设计要求整个出租车计费系统按功能主要分为速度模块、计程模块、计时模块和计费模块。速度模块：通过对速度信号 sp 的判断决定变量 kinside 的值。kinside 即是进行 100m 所需要的时钟周期数然后每行进 100m，则产生一个脉冲 clkout 计程模块：由于一个 clkout 信号代表行进 100m，故通过对 clkout 计数可以获得共行进的距离 kmcount。计时模块：在汽车启動后当遇到顾客等人或红灯时，出租车采用计时收费的方式通过对速度信号 sp 的判断决定是否开始记录时间。当 sp=0 时开始记录时间。当時间达到足够长时则产生 timecount 脉冲并重新计时。一个 timecount 脉冲相当于等待的时间达到了时间计费的长度这里选择系统时钟频率为 500hz， 20s 即计数值为 1000 计费模块由两个进程组成。其中一个进程根据条件对 enable 和 price 赋值：当记录的距离达到 3 公里后 enable 变为 1，开始进行每公里收费当总费用大于 40 元，则单价 price 由原来的 2 元每公里变为 4 元每公里；第二个进程在每个时钟周期判断 timecount 和 clkout 的值当其为 1 时，则在总费用上加上相应的费用该电路系統结构框图如下所示：

}

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