找不到宏呢，兄弟Questa10.0a哪下的啊?
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我编译的时候，除了你上面的指令，我在编译hello_world.sv之前，把uvm_pkg给编译了一遍，就可以了。
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谢谢哈！我下去试试
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就在官网上面，注册就可以了。
eetop里面有下载的教程，不过链接我忘记了。。。
你可以找找看
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搞定了，sign。。。
vlog -timescale &1ns/1ns& -mfcu -suppress 2181 +acc=rmb -writetoplevels questa.tops +incdir+$UVM_HOME $UVM_HOME/uvm.sv +incdir+. hello_world.sv
不过具体没有命令是什么意思还是要研究研究。
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uvm的例子里面有questa脚本，这个在modelsim6.5c中也是可以运行的，可能questa支持uvm更好些，不知道大侠的questa10.0a是在哪里下载的
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先下下来试试啦
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一会试一试
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我按照网上的做法，老是不成功，抑郁了。麻烦告诉指点一下哈！set UVM_HOME D:/study/uvm/questasim-win32-10.0a/verilog_src/uvm-1.0/srcvlog +incdir+$UVM_HOME/src hello_world.sv# QuestaSim vlog 10.0a Compiler 2011.02 Feb 20 2011# -- Compiling module hello_world# -- Importing package uvm_pkg# ** Error: packet.sv(29): (vlog-2163) Macro `uvm_object_utils_begin is undefined.# ** Error: packet.sv(29): near &(&: syntax error, unexpected '(', expecting function or task# ** Error: packet.sv(.
没有money的可以自己到网站uvmword上下载。Contributor: swamivDate: March 28, 2011Description: The UVM Reference Flow version 1.02 has been updated to align with the Accellera uvm-1.0 release (uvm-1.0p1). It applies the Universal Verification Methodology (UVM) to a Block and Cluster Verification in a SoC Design. The UVM Reference Flow was developed by Cadence to show the best practices for applying UVM to the verification of a block, a Universal Async.
我现在用xilinx的fpga，有几个pin必须要是某个固定的值，但是我的设计里面是没有相关信号的。如果不去改变code，在ucf里面能否设置这几个pin为我期望的值？
fsdb文件貌似不能超过2g，问题是我现在有一个数据量很大的仿真case，我又想看看出错的波形，怎么办呢？有没有什么办法把fsdb分成若干小的文件（我用的是modelsim）。请大虾指教
我现在使用altera的fpga，现在是内部产生了一个时钟，想在sdc里面做约束，问题是我怎么知道这个时钟对应的时钟名字是什么？在哪里找呢？知道的麻烦说一下，thx
我现做module，其中有一个clk，既做数据有做时钟，下降沿有效，我怎么在sdc或者其他设置中，让我clk的下降沿能够采样到自己的高电平？
哪位大侠有，麻烦传一份上来，谢谢
哪位大侠有这个datasheet，麻烦穿一下，谢谢:)
RT。*Error* view EMAC_SWIFT is not defined for inst emac_swift_1*Warning* unbound extRef glbl.GSR我在modelsim下面已经仿真成功，可是debussy就是没有办法compile，哪位高手指点一下？谢谢。
貌似没有什么人气，我发个贴，增加增加人气。。。
我把一些比较好的资料打包贡献出来，希望对大家有用Asynchronous & Synchronous Reset Design TechniquesClock_Dividers_Made_EasyCrossing the abyss: asynchronous signals in a synchronous worldmulti clock domainten_commandmentsNonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!VHDL和Verilog 黄金参考手册两个不相关时钟间的异步切换Art of Writing TestBenchesFPGA设计方法（华为）1st Place - Best Paper How To Successfully Use Gated Clocking in an ASIC design:)[ 本.你的位置：
有没有用Questa10.0a跑UVM 1.0成功的？
我按照网上的做法，老是不成功，抑郁了。麻烦告诉指点一下哈！
set UVM_HOME D:/study/uvm/questasim-win32-10.0a/verilog_src/uvm-1.0/src
vlog +incdir+$UVM_HOME/src hello_world.sv
# QuestaSim vlog 10.0a Compiler 2011.02 Feb 20 2011
# -- Compiling module hello_world
# -- Importing package uvm_pkg
# ** Error: packet.sv(29): (vlog-2163) Macro `uvm_object_utils_begin is undefined.
# ** Error: packet.sv(29): near &(&: syntax error, unexpected '(', expecting function or task
# ** Error: packet.sv(30): (vlog-2163) Macro `uvm_field_int is undefined.
# ** Error: packet.sv(31): (vlog-2163) Macro `uvm_object_utils_end is undefined.
# ** Error: producer.sv(24): Undefined variable: T.
# ** Error: producer.sv(32): near &protected&: syntax error, unexpected protected
# ** Error: producer.sv(36): (vlog-2163) Macro `uvm_component_utils_begin is undefined.
# ** Error: producer.sv(37): (vlog-2163) Macro `uvm_field_object is undefined.
# ** Error: producer.sv(38): (vlog-2163) Macro `uvm_field_int is undefined.
# ** Error: producer.sv(39): (vlog-2163) Macro `uvm_field_int is undefined.
# ** Error: producer.sv(40): (vlog-2163) Macro `uvm_component_utils_end is undefined.
# ** Error: producer.sv(46): (vlog-2163) Macro `uvm_info is undefined.
# ** Error: producer.sv(46): near &(&: syntax error, unexpected '('
# ** Error: producer.sv(52): near &(&: syntax error, unexpected '(', expecting IDENTIFIER or TYPE_IDENTIFIER
# ** Error: producer.sv(53): near &(&: syntax error, unexpected '(', expecting IDENTIFIER or TYPE_IDENTIFIER
# ** Error: producer.sv(55): near &(&: syntax error, unexpected '(', expecting IDENTIFIER or TYPE_IDENTIFIER
# ** Error: producer.sv(58): near &.&: syntax error, unexpected '.', expecting IDENTIFIER or TYPE_IDENTIFIER or '#' or '('
# ** Error: producer.sv(62): (vlog-2163) Macro `uvm_info is undefined.
# ** Error: producer.sv(67): near &(&: syntax error, unexpected '(', expecting IDENTIFIER or TYPE_IDENTIFIER
# ** Error: producer.sv(73): (vlog-2163) Macro `uvm_info is undefined.
# ** Error: consumer.sv(24): near &#&: syntax error, unexpected '#', expecting ')' or ','
# ** Error: consumer.sv(25): 'out' already declared in this scope (packet).
# ** Error: consumer.sv(27): Multiple constructors declared for class packet - only one allowed.
# ** Error: consumer.sv(27): 'name' already declared in this scope (new).
# ** Error: consumer.sv(27): Verilog Compiler exiting
# D:/study/uvm/questasim-win32-10.0a/win32/vlog failed.}