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当前位置：&>>&&>>&&>>&用于Pipeline ADC参考电压/电流的电路系统
当前，许多通讯系统中需要高速、高分辨率的模数转换器。相比较其他结构的ADC，流水线结构（pipeline）的ADC具有速度和功耗优势。每一级量化器和余量增益都需要精密的参考电压。尤其是在多级并带有很大负载的高分辨率ADC上，增加了参考电压的负载。因此对于高速、高分辨率的流水线ADC，精密的参考电压必须要有缓冲器来保证一定的精度和建立时间，对于高速系统，需要参考电压保持精度和速度的情况下对电容进行充放电，这对电路设计工程师来说是一个很大的挑战，这也是很多高速ADC一般都采用外部参考电压或参考电流的原因。本文着重于在此工作条件下参考电压和参考电流的设计，同时也贯穿了系统设计的方法。文章从设计目标到芯片测试，描述了整个设计流程。这种设计方法对模拟电路设计自动化也很有借鉴意义，尤其是对模拟电路的拓扑选择和产生。本文所描述的参考系统在实际的ADC电路中实现，测试结果显示电源抑制比和温度特性比较好，非常成功的集成在10bit采样率40MSPS的pipeline ADC中。
本文第二节描述系统的架构，第三节详细介绍系统的电路实现，第四节给出了测试结果，最后总结了本文的论述。
电路架构设计
整个电路系统设计是使pipeline ADC产生对工作电源电压、生产工艺和工作温度都不敏感的参考电压和电流。带隙基准源(Bandgap)是在CMOS工艺中常用的对温度不敏感的结构，系统中还需有电压电流转换电路(V/I )。一般流水线ADC需要正负两个参考电平，因此需要电平移位电路(Voltage shifter)产生所需的电压。为了保证高速高精度地对电容充放电，参考电压必须采用缓冲器来(Reference buffer)得到必需的精度和建立时间。最后还需要低通(LPF)来达到系统输出的低噪声。整个系统架构如图1所示。
首先，带隙结构（模块1）产生一个基本的对电源电压、生产工艺和工作温度都不敏感参考电压，后面是一个低通滤波器（模块2），再通过电压电流转换电路得到参考电流（模块3），电平移位电路（模块4）用来产生所需要的电压，最后采用两个缓冲器（模块5）作为电压驱动。电压电流转换的最简单办法是采用，但是由于芯片上的集成电阻的工艺偏差可以达到 20%，转而采用外部精密低温漂的电阻。
模块1 - 带隙基准源
图2是CMOS工艺下带隙参考电压的电路图，主要是利用双极性基极、发射极的负温度系数和热电压（kT/q）的正温度系数进行工作。整个电路的工作原理是：由于具有很高的直流电压增益，使通过R1、R2的电压相同，通过的电流反比于电阻值的大小，因此E-B结的电压差就是：
VT 是热电压（kT/q， ~26 mV at 300 K），A1、A2分别是Q1、Q2发射极的面积。同时，这个电压也是通过R3的电压。因此，通过R2上的电压是：
由于R1、R2上的电压相同，所以
从上面的推导可以看出，输出电压是由负温度系数的基极集电极电压和正温度系数的热电压决定的。如果选定合适的R2、R3的大小，就可以得到零温漂的电压输出。
高增益的运算放大器
从上面电路可以看出，带隙电路中最关键的是保证R1、R2上的电压相同，这也就要求电路中放大器要有很高的直流增益和较大的输出驱动能力，而对信号带宽并没有较高的要求。图3所示就是放大器的结构图。放大器具有两级结构，第一级保证具有较高的增益，第二极具有较大的驱动能力。
直流增益为：
A0=gm1.rom9.gm10.rout(4)
其中，gm1是输入管M1的跨导，rom9是M9的输出阻抗，rout是输出节点的等效输出阻抗。因此为了得到较高的直流增益，就需要增加四个参数，尤其是增加M11的沟道长度。为了保证放大器的稳定性，在第一级输出上增加一个电容（Mc）。这个电容可以采用PMOS管，来节省面积和提高电源抑制比。
模块 2 - 低通滤波
为保证有高精度直流电压输出，有必要在输出端加入低通滤波器。由于对带宽没有严格要求，简单的RC滤波器就可以了。同样，为了节省面积，电容可以采用MOS管来实现。具体电路如图4。
模块 3 - 电压电流转换器
模块1产生的参考电压通过单位增益的缓冲器和外部精密的电阻就可以产生精密的电流源了。考虑到外部电阻很难估计的寄生电容、电感以及封装的影响，缓冲器应该以跟随器的形式来保证稳定。图5是电压电流转换的拓扑结构。缓冲器可以采用上文中所描述的电路来实现。
模块 4 -电平移位电路
Pipeline ADC需要两个不同大小的参考电压，因此就需要一个电平移位电路来实现，最简单的方法就是通过电阻分压来实现，具体的电路如图6。
反馈电路的建立使节点N1跟随带隙电压，因此差分电压输出为：
并且可以看到电压的大小是由电阻的比例决定的。在CMOS工艺中，电阻的比例可以很精确（可以达到0.1%）。放大器的选用同样可以采用上文所描述的电路。
模块 5- 低输出阻抗放大器
在高分辨率pipeline ADC中，多级电容使参考电压的容性负载很大。因此参考电压必须要有缓冲器做为驱动，并且缓冲器的输出阻抗要很小。具体电路如图7。
这种结构使输出阻抗很低
直流增益为其中gm2、gm4、gm6和gm8分别是MOS管M2、M4、M6和M8的跨导，gds6和gds7分别是MOS管M6和M7的小信号沟道跨导。由于这种电路结构具有比较宽的输入动态范围，因此可以适合Vrefp和Vrefn的输入。另外，板图设计由于电路的对称性，也可以进行设计复制。
综上所述，整个系统电路如图8所示。
整个电路系统作为pipeline ADC的一部分以单层poly、5层的DGO 、0.25um的CMOS工艺进行生产流片，整个芯片如图9所示，面积约为0.26 mm2。
整个测量是系统工作在的情况下。输出电压并不随工作电压和工作温度改变。参考电流在采用外部下，也得到比较稳定的输出。
本文着重描述了适合高速ADC的参考电压和参考电流的产生系统，同时也描述了整个设计流程。设计方法和设计流程可以作为线路研发工程师的指导方针。测试结果证明这个参考电压和参考电流的产生系统可以为40MHz高速ADC提供高精度参考电压和电流源。
技术资料出处:czhlcai
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推荐电子百科[ZZ]高精度Pipeline&ADC中的电容匹配
很多初学者应该都听说过：“pipeline
ADC中最初几级MDAC的采样电容由热噪声决定，后续MDAC的采样电容由匹配决定。”这句话其实是很有道理的，因为Vn^2=kT/C，热噪声受限的电容值按级间增益的平方递减；而根据工艺手册，电容值的匹配精度与近似与面积呈反比，因此匹配受限的电容值按级间增益递减。理论上如此，但实际情况却要复杂一些……
对于第一级MDAC，根据kT/C= LSB^2 / 12。假设为Vpp=1.6V的14bit
ADC，计算得到的C已经是5.2pF了。但要注意这仅仅是考虑了采样电容。如果要仔细的考虑之前的T&H和backend
ADC的噪声，以及T&H，MDAC都有采样相和保持相两部分噪声需要相加。其实需要的采样电容值已经在5.2pF的基础上翻了好多倍了。事实上商用14bit
ADC datasheet 上注明的输入电容一般也就在5～6pF的数量级，而SNR一般都不超过75dB。
虽然输入噪声无法满足ADC分辨率要求，但在线性度方面，学术界和业界的指标都在不断刷新。在业界，不使用额外的辅助、校准技术，14bit
100MSPS pipeline的SFDR就可以做到大约90dB。除了设计，这对制作工艺来说同样是一个巨大的考验。
根据smic18工艺手册，电容的匹配精度拟合式为sigma =79.2% / Area
(um^2)。Chartered18好一点，sigma =27.8% / Area。而电容值大约都是 1fF /
um^2。则对于典型的MDAC1的反馈电容Cf=500fF，以Chartered为例，sigma=0.056%，即当输入信号的量化余量在MDAC的模拟输出端重建时，它的INL以70%的概率只相当于不到11bit的一个LSB了。
Notice：既然MDAC1的重建误差只与Cf和对应的每一个Cs单元的比值有关，而与整个MDAC1对信号的增益倍数无关，那么对于确定的工艺来说，把MDAC做成更高bit数直观上可以提升整个ADC的线性度。
P．S．：当然，个人尝试结果，实际上对于.18的工艺，两级运放做到3.5bit的时候第一级的电流已经开始超过第二级的电流了，因为反馈系数掉得厉害，4.5bit基本做不出来。而对于例如65nm的工艺库，虽然反馈系数不成问题，但是增益下滑严重，还是没戏。
先贴两张图对比一下2.5bit+2.5bit+1.5bit&7+3bit和3.5bit+1.5bit&8+3bit两种ADC架构。数据来自于一个matlab系统级模型，电容值根据分布随机生成，结构不解释。回想自己的第一版14bit
100MSPS用的就是前面的架构（当年3.5bit的运放做不出来，只好退而求次），看来要悲剧了……
<img STYLE="WiDTH: 930 HeiGHT: 370px" BORDER="0" src="/blog7style/images/common/sg_trans.gif" real_src ="/jerome_cool/pic/item/0da87a04639c53cae850cd37.jpg" WIDTH="930" HEIGHT="370" SMALL="0"
ALT="[ZZ]高精度Pipeline&ADC中的电容匹配"
TITLE="[ZZ]高精度Pipeline&ADC中的电容匹配" />
MDAC1为2.5bit的输出结果：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 68.5125 dB
SNR = 69.1052 dB
SFDR = 82.6004 dB
THD = -77.4544 dB
MDAC1为3.5bit的输出结果：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 73.9369 dB
SNR = 74.0892 dB
SFDR = 93.2041 dB
THD = -88.5641 dB
在不使用校准方法的前提下，可以采取动态元件匹配（DEM）的方法来改善SFDR（另一种改善SFDR的方法Dither由其dither幅度绝定基本上只能改善运放的非线性，对DAC失配无效）。例如，MDAC1中，比较器--&采样电容
的对应关系使用最简单的随机桶形移位。
<img STYLE="WiDTH: 930 HeiGHT: 372px" BORDER="0" src="/blog7style/images/common/sg_trans.gif" real_src ="/jerome_cool/pic/item/6b8d4b05b0f7ee9b267fb504.jpg" WIDTH="930" HEIGHT="372" SMALL="0"
ALT="[ZZ]高精度Pipeline&ADC中的电容匹配"
TITLE="[ZZ]高精度Pipeline&ADC中的电容匹配" />
不使用桶形移位：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -0.99938 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 73.4356 dB
SNR = 74.2011 dB
SFDR = 87.0196 dB
THD = -81.3513 dB
启用桶形移位：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -0.99996 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 72.0936 dB
SNR = 72.2029 dB
SFDR = 97.5871 dB
THD = -88.1401 dB
最后在桶形移位的基础上再来点有趣的东西：
如果所有的采样电容构成一个环形队列，每次A/D转换连接到ref-TOP参考电压的电容依次轮换：例如，第1次A/D转换的保持相，电容1、2、3接ref-TOP；第2次，电容4、5接ref-TOP；第3次，电容6、7、8、9、10接ref-TOP；第4次，电容11接ref-TOP；第5次，电容12、13、14、15、16、1、2接ref-TOP；……
<img STYLE="WiDTH: 930 HeiGHT: 372px" BORDER="0" src="/blog7style/images/common/sg_trans.gif" real_src ="/jerome_cool/pic/item/73f5cf4b8b719e7baec3ab02.jpg" WIDTH="930" HEIGHT="372" SMALL="0"
ALT="[ZZ]高精度Pipeline&ADC中的电容匹配"
TITLE="[ZZ]高精度Pipeline&ADC中的电容匹配" />
可以看到，与不使用桶形移位相比，新的移位方法除了提升SFDR外，还具有噪声整形的作用，低频段噪底明显低于高频段。（为了让图像明显，特意加大了电容的失配sigma。）本以为是无意中发现的事情，上网搜一下论文发现其实也有人研究过了，叫做mismatch
shaping。看上去似乎与sigma-delta的noise shaping有点关系，不过小弟表示不理解对于一个Nyquist
ADC来说这个特性有什么用处。
已投稿到：
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。求pipeline ADC的高人出现
UID863878&帖子69&精华0&积分214&资产214 信元&发贴收入460 信元&推广收入0 信元&附件收入0 信元&下载支出306 信元&阅读权限20&在线时间17 小时&注册时间&最后登录&
难道没有做pipeline ADC的吗
UID62678&帖子1767&精华2&积分121441&资产121441 信元&发贴收入9439 信元&推广收入0 信元&附件收入12903 信元&下载支出10986 信元&阅读权限100&在线时间6398 小时&注册时间&最后登录&
现在的人啊，等着坐享其成。有问题，也不勤奋一点扒扒贴，恨不得嘴一张，好东西掉到嘴里...
UID863878&帖子69&精华0&积分214&资产214 信元&发贴收入460 信元&推广收入0 信元&附件收入0 信元&下载支出306 信元&阅读权限20&在线时间17 小时&注册时间&最后登录&
本帖最后由 ydhb11 于
15:59 编辑
这个论坛本来就是讨论的，如果大家有问题都自己回去去查资料，也不一定能够完全弄明白。
UID499549&帖子169&精华0&积分373&资产373 信元&发贴收入885 信元&推广收入0 信元&附件收入0 信元&下载支出5446 信元&阅读权限20&在线时间461 小时&注册时间&最后登录&
一直觉得 fuyibin&&是个牛人，也很热心
虽然我是菜鸟，但是LZ这个问题大到没人可以随便说清楚！还是先多看看论文吧！
UID726024&帖子104&精华0&积分2973&资产2973 信元&发贴收入630 信元&推广收入0 信元&附件收入890 信元&下载支出5542 信元&阅读权限50&在线时间390 小时&注册时间&最后登录&
& & 你好，这个问题确实比较难回答，一时说不清楚，可不可以给些提示，我最近也在搞这个，颇费心思，非常感谢~~
UID726024&帖子104&精华0&积分2973&资产2973 信元&发贴收入630 信元&推广收入0 信元&附件收入890 信元&下载支出5542 信元&阅读权限50&在线时间390 小时&注册时间&最后登录&
& & 我觉得你的原来问的问题很好，我也遇到同样的问题，在设计运放时要对参数定指标，而这些指标又跟ADC的精度和速度相关，有些论文也没讲清楚，一些参数要定的比误差分析要高很多，因为误差分析是假设其他都为理想的情况，欢迎交流啊，你的QQ多少，可否加个好友
UID459162&帖子594&精华0&积分1928&资产1928 信元&发贴收入3825 信元&推广收入0 信元&附件收入333 信元&下载支出2300 信元&阅读权限30&在线时间782 小时&注册时间&最后登录&
PADC中n多地方有运放，lz连提问都不会叫别人怎么回答
UID62678&帖子1767&精华2&积分121441&资产121441 信元&发贴收入9439 信元&推广收入0 信元&附件收入12903 信元&下载支出10986 信元&阅读权限100&在线时间6398 小时&注册时间&最后登录&
关键是没有找对文章吧，你可以找一下David Cline 1996年jssc的一片文章，讲ADC优化的，他是PR Gray的学生，下周去看看这老兄现在在干什么
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Xilinx SDSoC 免费license申请活动当然可以了，只要要到高8位就行。原理嘛，显而易见的呀。
UID62678&帖子1767&精华2&积分121441&资产121441 信元&发贴收入9439 信元&推广收入0 信元&附件收入12903 信元&下载支出10986 信元&阅读权限100&在线时间6398 小时&注册时间&最后登录&
原帖由 laoban1234 于
11:07 发表
需要一个8位的pipeline ADC,目前有一个10位的pipeline ADC 但是ENOB只有8.8，SFDR=61，THD=61，SNR=54，请问各位高人这样的10位ADC能不能做8位的用，原理是什么？先谢谢了！
好像会有些问题的，10bit ADC 取高8bit，想达到8bit ADC 的效果，但是SNR会比8bit稍差的，最好采用rounding得到8bit data，不要用cut tail方式取8 bit data。
UID436632&帖子128&精华0&积分825&资产825 信元&发贴收入750 信元&推广收入0 信元&附件收入1092 信元&下载支出1107 信元&阅读权限30&在线时间83 小时&注册时间&最后登录&
谢谢楼上的大侠！尝试中！
UID154762&帖子172&精华0&积分3860&资产3860 信元&发贴收入935 信元&推广收入0 信元&附件收入0 信元&下载支出3444 信元&阅读权限50&在线时间368 小时&注册时间&最后登录&
顶，呵呵，
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fuyibin&&你是姓付？
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原帖由 laoban1234 于
11:05 发表
fuyibin 你是姓付？
嗯，怎么了？研究范围这么宽啊，难道对姓名都有研究，呵呵
UID493852&帖子850&精华0&积分27852&资产27852 信元&发贴收入4430 信元&推广收入0 信元&附件收入7019 信元&下载支出6612 信元&阅读权限80&在线时间695 小时&注册时间&最后登录&
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Xilinx SDSoC 免费license申请活动君，已阅读到文档的结尾了呢~~
PipelineADC行为模型建模与仿真
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