高精度sigma-delta ADC的研究与设计--《西安电子科技大学》2009年博士论文
高精度sigma-delta ADC的研究与设计
【摘要】：
高精度、低功耗模数转换器是当今研究的热点之一。Sigma-delta模数转换器(Σ-ΔADC)在各种模数转换器中脱颖而出,通过采用过采样、噪声整形以及数字滤波技术,降低对模拟电路的设计要求,实现了其他类型ADC无法达到的高精度和低功耗。然而,Σ-ΔADC也存在一定的缺点,那就是难以做到高速的性能。因此,未来的Σ-ΔADC将面临同时具备高速、高精度和低功耗性能的挑战。
ADC的系统指标是衡量其性能的依据,因此对各种性能指标的说明及其重要。ADC系统作为一种独特的电路系统,其性能指标分为动态特性如信噪比、动态范围以及无杂波动态范围等和静态特性如积分非线性、微分非线性等,本文对这些性能指标都进行了系统的阐述,并以图表的形式进行了直观的说明。
Σ-ΔADC的主体部分是模拟调制器和数字滤波器。本文对Σ-ΔADC的系统设计进行了深入的研究,采用Matlab软件进行建模和系统仿真,总结了一套完整的设计方法。根据过采样率、精度和动态性能的要求,得出了调制器所需的阶数以及前馈因子、反馈因子和积分器增益因子。通过Matlab软件仿真,预测出了实际调制器可以达到的性能。
模拟调制器的设计中,各种非理想因素会极大地影响Σ-Δ调制器的性能。因此,必须对各种非理想因素进行系统的、量化的分析。本文对各种非理想因素如运放有限直流增益、有限带宽和摆率、输出摆幅限制、开关非线性、时钟抖动、采样电容热噪声等都进行了量化分析,从而为随后的电路设计提供了设计依据。
Σ-ΔADC的模拟调制器电路级设计采用2阶单环多位结构,结合优化了的前馈、反馈系数,实现了高精度的ADC系统。为了减少量化噪声,采用了4位量化器。通过采用新型时钟馈通补偿技术的自举开关,降低了输入级的采样开关非线性给调制器输出信号引入的谐波失真成分,从而提高了系统的动态性能。由于本文设计的Σ-ΔADC信号带相对较窄,因此高增益的运放是获得高精度Σ-ΔADC至关重要的指标之一。本设计采用两级运算放大器结构,第一级为共源共栅结构,第二级采用共源放大器。运算放大器的共模反馈电路采用开关电容结构,增大了其输出摆幅。量化器中的比较器采用一种改进型甲乙类锁存比较器,通过理论分析和优化设计并合理地选择回踢噪声减小技术,所设计的比较器具有高灵敏度和低功耗的特点,且回踢噪声小。
多位量化器的非线性会严重影响系统的性能,故必须使用数字校正技术来校正4位量化器所引入的非线性。采用动态元件匹配技术中既简单又实用的数据权重平均技术,将量化噪声进行了随机处理,从而提高其动态性能,且不大幅度地增大系统的功耗和面积。合理设计电路中的采样电容和积分电容的大小,不仅降低了系统的面积,也降低了系统的功耗。高精度的带隙基准源为电路提供所需的电压和电流。两相互不交叠时钟的使用降低了系统由于时钟的误差所引入的噪声。
数字抽取滤波器采用全数字电路实现,因此面积和功耗成为其设计的难点。本文设计了一个带宽21.77kHz,输入采样频率6.144MHz,降采样率为32的数字降采样滤波器。在理论分析的基础上,首先对滤波器的系统结构进行了设计,在确定采用多级结构之后,分别对各级滤波器的具体结构进行了分析、比较和设计。然后在具体的硬件设计上,对滤波器的系数量化和中间滤波器位宽进行了详细的分析,在满足滤波器的设计目标下,采用最优的选择。本文设计的数字抽取滤波器采用多级结构实现,显著的减少了数字电路的运算量和所需的存储单元,分解后的多级滤波器的运算量和存储量要远小于未分解的单个滤波器。最后的仿真结果显示,数字降采样滤波器组的设计符合预期的要求。经过数字滤波器后的信号采样频率为奈奎斯特频率,为随后的数字信号处理降低了运算量。
采用Chartered 0.35μm CMOS工艺完成了本文提出的二阶4位Σ-ΔADC电路与版图设计。5V模拟电源和5V数字电源供电,24kHz输入信号的动态范围为102.8dB,整个芯片面积(包括基准电路和抽取滤波器)为13.4mm2,双通道总功耗为180mW,流片后的芯片有效位数为16.8位,达到了预定的设计目标。
【关键词】：
【学位授予单位】：西安电子科技大学【学位级别】：博士【学位授予年份】：2009【分类号】：TN792【目录】：
Abstract7-12
第一章 绪论12-20
1.1 论文的研究背景12-14
1.2 Σ-ΔADC国内外研究现状14-18
1.2.1 Σ-ΔADC发展14-16
1.2.2 高精度Σ-ΔADC国内外新进展16-18
1.3 论文的主要研究内容和创新点18-19
1.4 论文的组织结构19-20
第二章 ADC原理20-40
2.1 ADC概述20-25
2.1.1 采样21-22
2.1.2 量化22-24
2.1.3 ADC的分类24-25
2.2 ADC的性能指标25-26
2.3 过采样率ADC26-31
2.3.1 过采样28-29
2.3.2 噪声整形技术29-31
2.4 Σ-ΔADC原理31-37
2.5 本章小结37-40
第三章 二阶Σ-Δ调制器行为仿真40-56
3.1 积分器非理想性40-47
3.1.1 运放有限直流增益40-41
3.1.2 运放的有限摆率和带宽41-42
3.1.3 运放非线性直流增益42-44
3.1.4 kT/C噪声44
3.1.5 运放的热噪声44-45
3.1.6 开关非线性45-47
3.1.7 时钟抖动47
3.2 二阶四位Σ-Δ调制器行为模型47-54
3.2.1 Σ-Δ调制器系统结构和系数的设计48-52
3.2.2 非理想情况下调制器行为仿真和模块参数设计52-54
3.3 本章小结54-56
第四章 Σ-ΔADC模拟调制器设计56-88
4.1 高精度音频Σ-Δ调制器电路结构设计56-57
4.2 运算放大器设计57-65
4.2.1 DC增益58-59
4.2.2 线性建立时间59-60
4.2.3 转换速率60-61
4.2.4 热噪声61-62
4.2.5 共模反馈电路设计62-64
4.2.6 运放偏置电路64
4.2.7 运放仿真结果64-65
4.3 自举开关设计65-73
4.3.1 栅电压自举开关的时钟馈通效应及其影响66-67
4.3.2 各类时钟馈通补偿结构及其存在的问题67-71
4.3.3 时钟自举电路与栅电压自举开关的设计优化71-73
4.4 采样和积分电容73-75
4.5 基准源电路设计75-78
4.5.1 带隙基准源原理75
4.5.2 高精度带隙基准源75-78
4.6 比较器设计78-83
4.6.1 电路描述与工作原理78-81
4.6.2 速度、灵敏度、功耗与减小回踢噪声的折中81-82
4.6.3 失调电压82-83
4.6.4 仿真结果83
4.7 Σ-ΔADC系统时钟的设计83-85
4.8 Flash ADC与DWA的实现85-87
4.8.1 4-bit flash ADC85
4.8.2 DWA的实现85-87
4.9 本章小结87-88
第五章 Σ-Δ数字降采样滤波器设计88-112
5.1 数字降采样滤波器概述88-89
5.2 信号降采样与降采样滤波器89-93
5.3 降采样滤波器的多级结构设计93-96
5.3.1 单级结构的滤波器设计93
5.3.2 多级结构的滤波器设计93-95
5.3.3 多级滤波器结构95-96
5.4 各级滤波器的设计96-103
5.4.1 梳状滤波器的设计96-98
5.4.2 CIC补偿滤波器的设计98-100
5.4.3 半带滤波器的设计100-103
5.5 滤波器的硬件电路实现103-110
5.5.1 梳状滤波器的实现103-104
5.5.2 补偿滤波器与半带滤波器的实现104-110
5.6 仿真与验证110-111
5.7 本章小结111-112
第六章 版图设计与调制器性能测试结果112-122
6.1 版图设计112-119
6.1.1 版图设计规则112
6.1.2 版图设计步骤112-113
6.1.3 版图设计中的匹配113-117
6.1.4 ESD保护117-118
6.1.5 电路的版图118-119
6.2 调制器性能测试结果119-120
6.3 本章小结120-122
第七章 结论与展望122-124
7.1 结论122-123
7.2 展望123-124
致谢124-126
参考文献126-138
攻博期间的研究成果138-140
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测量用16位Delta-Sigma ADC的设计
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浙江大学 硕士学位论文
测量用16位Delta-Sigma ADC的设计 姓名：胡如波 申请学位级别：硕士 专业：电路与系统 指导教师：吴晓波 座机电话号码 浙江大学硕士学位敝 Y877272 摘要 对于sigma―DehaADc而言，不仅采用了过采样技术，而且采用了噪声调制
技术，将基带中的量化噪声调制到了高频区域，这样就增加了基带中的信噪比，
也就是增加了转换器的有效量化位数。这种调制技术使得在sigma-DeltaADC中
允许使用一位比较器，这样大大简化了模拟部分电路。由于采用较高的过采样率，
si肿a．DeltaADC的转换速率相对较低。高精度和较低转换速率的特点，使得
Sigma―DeltaADC特别适用于测量。 ADc技术的发展现状与趋势的基础上，结合实 本论文在分析了sigma．Delta
际情况，提出了适合于测量用的Sigma．DeItaADC的功能及性能要求。然后根据
此设计要求，本文详细论述了从系统到电路的设计过程。在系统设计过程中，重
点考虑了各种非理想因素的影响，以及系统的功耗，提出了如何在非理想因素的
影响下，使设计满足性能要求，以及如何减小功耗。另外，结合测量用ADc的
特点，还考虑了可编程增益的实现。最后结合本设计的特点，通过仿真提出本设
计中各个模块电路所要满足的性能要求。在电路设计中，重点分析和比较了用于
实现积分器的各类运算放大器，并使用斩波稳态技术来消除运放中的低频噪声，
最后给出了一个满足设计要求的运算放大器。 通过电路级的系统仿真，证明本论文设计的Sigma-DeltaADC在增益为1时
具有16位的精度，并且具有可编程增益功能。 ADC，可编程增益，斩波稳态技术 关键词：Sigma―Delta 塑塑：奎兰堡圭堂焦笙壅 Abstract has the of ADC。not tecllIlology Sigma．De
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一款三阶一位单环反馈结构的连续时间Sigma-Delta ADC设计分类:
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　　Sigma-Delta ADC是一种目前使用最为普遍的高精度ADC结构，在精度达到16位以上的场合，Sigma-Delta是必选的结构。从原理上来说，它有点类似于游标卡尺。我们知道，游标卡尺上的最小刻度其实并没有0.02mm,但是我们却可以用它来测量到0.02mm的精度。是不是很神奇？原理就在于，主尺的最小刻度是1mm,副尺的最小刻度是0.98mm,测量过程中把1mm和0.98mm的差值不断累积，这个过程就是Delta-Sigma。1mm与0.98mm的差值就是Delta，不断累积，直至主副尺重合的过程就是Sigma。
　　Sigma-Delta ADC的运作过程，就是把待测信号Vin与参考电压正、负Vref之间的差值进行不断的累积并通过反馈令这个差值趋于零。
　　随着近些年来无线通信与视频技术的广泛应用，在这两个方向上主要使用Pipeline ADC和连续时间Sig-ma-Delta ADC（CTSD）。相比于Pi-peline ADC，连续时间Sigma-Delta ADC主要有以下几个优点：它有着更低的功耗，并且自身固有的抗混叠滤波功能，省去Pipeline ADC对前置滤波器的苛刻要求。
　　在本文中，设计了一款三阶一位单环反馈结构的连续时间Sigma-Delta ADC，其带宽可达5 MHz，精度为10位，其中积分器采用RC积分器的形式。系统引入了半个周期的延时，提高了系统的稳定性，使得输入信号的最大幅度大幅提高，进一步增加了调制器转换信号的精度。同时，由于采用了新型的系统结构和非回零D／A转换器，使得调制器忍受时钟抖动的能力有了很大的提高，在与同类型的ADC设计的比较中达到了较高的水平。
1 &系统结构设计
1.1& 结构设计
　　选择单环结构来实现系统的设计。为了实现5 MHz带宽和10位的精度，首先分析单环结构理论上的动态范围公式：&& 　　式中：L为系统阶数；N为量化位数；OSR为过采样率。
　　选取的系统结构见图1。对于单环结构来说，当系统的阶数超过三阶后，系统的稳定性会受到影响，从而导致可实现的动态范围降低。多位量化器需要校正电路，增加了电路的成本和面积，而一位量化器和D／A转换器具有天然的线性，减小了系统的非线性误差。在设计时，利用图1中b3这一路的反馈来系统地补偿环路延时。结合系统对动态范围的要求，根据式（1），选择系统过采样率OSR=32。
　　由于连续时间Sigma-Delta ADC缺少现成的设计工具，该设计采用的方法是先设计好离散时间的噪声传递函数NTF（z），根据式（2）：
&& 　　求出离散时间的环路传递函数H（z），再利用Matlab工具箱中的d2cm函数将H（z）转换为连续时间结构的环路传递函数H（s）。由于本结构的环路中加入了半个周期延时，故根据文献中的方法，将H（z）转换成等价的H（）。因此，传递函数变为式（3）：
&& &&& 式(3)中分离出来的系数bn-1’就是系统结构图1中反馈系数b3，通过对系数b3的选择可以精确地补偿系统中半个周期的延时。再利用d2cm函数将H()转换为H(s)。经过Sealing后，得到系统的系数为a1=O．3，a2=0．3，a3=0．5，b0=1，b1=1，b2=1，b3=O．9，r=-0.04。经过系统仿真可知，在处理5 MHz带宽内的信号时，系统的信噪比可达到72．3 dB。
1.2& 时钟抖动
　　时钟抖动（clock jitter）对连续时间Sigma-DeltaADC的影响要比对离散时间Sigma-Delta ADC的影响大的多。时钟抖动对连续时间Sigm-aDelta ADC的影响主要体现在采样电路和DAC上。对于采用的非回零（NRZ）反馈DAC，可以把抖动噪声表示为式（4）：&& &&& △TDAC[n]为采样时钟的抖动误差。将抖动噪声的方差表示为式(5)：&& &&&　　其中dy=y[n]-y[n-1]。利用式（4）和（5），根据文献对系统受时钟抖动的影响进行建模仿真，可以得到，调制器在时钟抖动大约为30 ps时，SNR仍可保持在64 dB以上。
2& 电路结构设计
　　在系统建模达到要求之后，采用图1（b）中的实际电路来实现系统的建模。电路包括三阶一位环路RC积分滤波结构、四输入一位量化器以及一位电压型NRZ DAC，采用RC积分滤波是因为这种滤波形式有更好的线性度和输出电压摆幅，可以实现更高的信噪比，同时为反馈DAC提供更好的虚拟地端。
2.1& 运算放大器
　　在环路设计中，运算放大器的设计是关键。对运算放大器进行建模，仿真得到在满足系统要达到的指标要求的情况下，运算放大器的DC Gain至少到达55 dB，增益带宽积GBW要达到2～3倍的采样频率，约为650～900 MHz。在设计中，选择电阻自偏置的折叠共源共栅放大器，如图2所示。
&　　在设计中，VCMC为运放共模反馈电压，为电路提供稳定的共模电平。两个含有电阻支路为整体电路提供偏置，由IB2端输入基准电流。在CMOS标准工艺中，电阻的绝对值的大小变化很大。仿真显示，该设计中所采用的偏置电阻的值在8.4～15.6 kΩ之间变化时，偏置电路仍可为整体电路提供适当的偏压，运算放大器各指标所受的影响较小，仍可满足系统的要求。
　　第一级运算放大器没有受到噪声整形，所以对噪声的要求最为严格。选择PMOS差分对作为输入，以减少噪声。运放差分输入对的热噪声为：
&&　　由式（6）和（7）可以看出，在设计中为了降低噪声，可以将晶体管M1的跨导设计得较大，将晶体管M3和M9的跨导设计得尽量小一些。最终设计中输入差分对M1和M2的宽长比为W／L=6／0.2。
　　仿真显示，在各工艺角下，运算放大器最差的性能是在sf下仍可达到DC Gain=66 dB，GBW=960 MHz。
2.2& 四输入一位可再生比较器
　　系统中采用的比较器结构如图3（a）所示，该比较器在结构上分为3个部分。第一部分为一个四输入的前置运算放大器，用来比较电压和提高比较器的比较速度。电压VFB1和VFB0用来实现系统建模中的系数b3，通过输出端OUTP和OUTN来实现反馈电压极性的控制。通过仿真得出，比较器的延时小于1 ns。
2.3& D／A转换器
　　本文采用的D／A转化器的结构如图3（b）所示。两个参考电压VRH和VRL分别为1.4 V和O.4 V（即差分参考电压为1 V）。考虑输出端的寄生电容，仿真显示，该电路延时小于1 ns。
2.4& RC调谐结构
　　该系统中采用RC积分滤波结构，系统的滤波系数是由电阻与电容乘积的绝对值决定。系统仿真显示，RC乘积值变化范围在±6％以内可以使系统的SNR仅下降1 dB。采用的RC调谐电路如图3（c）所示。4个电容的阻值分别为C1=150 fF，C2=300 fF，C3=600 fF，C4=1.2 pF。通过对开关信号S1，S2，S3和S4电平高低的控制，可以使电容实现最大2.25 pF，最小150 fF的值。
3& 芯片实现
　　在TSMC O.18 μm工艺下绘制的系统版图如图4所示。芯片所需的时钟信号由外部的低抖动信号发生器提供，时钟信号尽量靠近反馈到输入级的DAC以减小延时。版图中模拟电路部分与高速数字部分分隔以减小影响。
4& 实验结果
　　通过Candence提取系统版图后仿真电路，在不同工艺角下对使用HSpice对系统进行后仿真，得到系统SNDR如图5所示（TT工艺角下），最大SNDR可达63.6176 dB，输入差分信号幅度为O.55 V。
&&& 针对CT Sigma-Delta ADC各种结构对时钟抖动的忍受能力这一问题，将本文结构与其他论文进行对比，结果如表1所示。可见，该设计对时钟抖动的忍受能力是很强的。
　　采用TSMC O.18μm CMOS工艺，在1.8 V电源电压下设计了一款连续时间Sigma-Delta ADC调制器，完成了电路设计和版图绘制。经后仿真验证此Sig-ma-Delta ADC调制器带宽达到5 MHz，信噪比SNDR可达63.6 dB。芯片在硅片上所占面积为1.5 mm×1.5 mm，而其调制器本身所占面积只有O.9 mm×0.9 mm，功耗仅为32 mW。与同类设计进行比较，该设计对时钟抖动的忍受能力是很强的。关注您的每一次发问！
FAQ技术支持
问：ADuC800系列中16位或24位sigma-delta ADC与12位逐次逼近型ADC最大的区别是什么？各自的应用？(模拟微控制器)
sigma-delta ADC的精度、线性度更高，但是它的速度很低。它的典型应用如温度、压力等低频信号的测量。但是SAR ADC的速度会较高。
答案内容中有失实成分（须说明失实部分并阐述理由）
其他（请说明理由）
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