求歌之王子殿下里的所有歌曲包括插曲（最好是完整版的）所有啊！！！万分感谢~~~ 邮箱：_百度知道
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OP:「オルフェ 」 歌:宫野真守 　　ED:「マジ love1000% 」 歌:ST☆RISH 　　插曲： 　　「七色のコンパス」(七色指南针)(第1话插曲) 歌:HAYATO 　　「 BRAND NEW MERODY」(第2话插曲) 歌:一十木音也 　　「Knocking on the mind」（第3话插曲） 歌：圣川真斗 　　「世界の果てまでBelieve Heart」（第4话插曲） 歌：神宫寺莲 　　「男気全开GO！Fight！」（第5话插曲） 歌：来栖翔 　　「オリオンで SHOUT OUT！」(第6话插曲) 歌：四之宫那月 　　「七色のコンパス」(第7话插曲，其实和第1话插曲一样） 歌:一之瀬时矢 　　「Eternity Love」（第8话插曲）歌：爱岛セシル 　　「迷子のココロ」（第9话插曲）歌：七海春歌 　　「マジ love1000% 」（第10话插曲）歌:一十木音也、一之瀬时矢、圣川真斗、神宫寺莲、...
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出门在外也不愁求VHDL语言编写8位并行数字相关器，万分感谢啊！！！最好有注释 谢谢。_百度知道
求VHDL语言编写8位并行数字相关器，万分感谢啊！！！最好有注释 谢谢。
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数字钟VHDL设计1、设计任务及要求：设计任务：设计台能显示、、秒数字钟具体要求：由实验箱钟信号经频产秒脉冲；计计数器用24进制计电路；手校能别进行、校；整点报；2 程序代码及相应波形Second1(秒计数 6进制10进制)LUse ieee.std_logic_1164.Use ieee.std_logic_unsigned.Entity second1 isPort( clks,clr:in std_
Secs,Secg: out std_logic_vector(3 downto 0);
cout1:out std_logic);
End second1;Architecture a of second1 isBeginProcess(clks,clr)variable ss,sg: std_logic_vector(3 downto 0);variable co: std_BeginIf clr='1' then ss:=&0000&;
sg:=&0000&;
Elsif clks'event and clks='1' then
if ss=&0101& and sg=&1001& then ss:=&0000&; sg:=&0000&;co:='1';
elsif sg&&1001& then sg:=sg+1;co:='0';
elsif sg=&1001& then sg:=&0000&;ss:=ss+1;co:='0';cout1&=Secs&=Secg&=EMin1（计数器 6进制10进制 alm实现整点报）LUse ieee.std_logic_1164.Use ieee.std_logic_unsigned.Entity min1 isPort(clkm,clr:in std_
mins,ming:buffer std_logic_vector(3 downto 0);
enmin,alarm: out std_logic);
EArchitecture a of min1 is
BeginProcess(clkm,clr) variable ms,mg :std_logic_vector(3 downto 0); variable so,alm :std_BeginIf clr='1' then
ms:=&0000&; mg:=&0000&;Elsif clkm'event and clkm='1' then
if ms=&0101& and mg=&1001& then ms:=&0000&;mg:=&0000&; so :='1'; alm:='1';
elsif mg&&1001& then mg:=mg+1; so :='0';alm:='0';
elsif mg=&1001& then mg:=&0000&;ms:=ms+1; so :='0';alm:='0';alarm&=enmin&=mins&=ming&=EE
Hour1（计数器 4进制与2进制）LUse ieee.std_logic_1164.Use ieee.std_logic_unsigned.Entity hour1 isPort(clkh,clr:in std_
hours,hourg:out std_logic_vector(3 downto 0));
EArchitecture a of hour1 is
BeginProcess(clkh,clr)variable hs,hg :std_logic_vector(3 downto 0);
BeginIf clr='1' then
hs:=&0000&; hg:=&0000&;Elsif clkh'event and clkh='1' then
if hs=&0010&and hg=&0011& then hs:=&0000&;hg:=&0000&;
elsif hg&&1001& then hg:=hg+1;
elsif hg=&1001& then hg:=&0000&;hs:=hs+1;hours&=hourg&=EE
Madapt（校）LUse ieee.std_logic_1164.Use ieee.std_logic_unsigned.Entity madapt is
Port(en,clk,secin,m1:in std_
minset:out std_logic);
EArchitecture a of madapt isBeginProcess(en,m1)Begin if en='1' then
if m1='1' then minset&=
minset&= else
(校)LUse ieee.std_logic_1164.Use ieee.std_logic_unsigned.Entity hadapt is
Port(en,clk,minin,h1:in std_
hourset:out std_logic);
EArchitecture a of hadapt isBeginProcess(en,h1)Beginif en='1' then
if h1='1' then hourset&=
hourset&=ETopclock（元件例化 顶层文件） LUse ieee.std_logic_1164.Use ieee.std_logic_arith.Use ieee.std_logic_unsigned.Entity topclock isPort(clk,clr,en,m1,h1:in std_
alarm:out std_
secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0));EArchitecture one of topclock isComponent second1Port( clks,clr:in std_
secs,secg: buffer std_logic_vector(3 downto 0);
cout1: out std_logic);
End CComponent min1Port(clkm,clr:in std_
mins,ming:buffer std_logic_vector(3 downto 0);
enmin,alarm: out std_logic); End CComponent hour1Port(clkh,clr:in std_
hours,hourg:buffer std_logic_vector(3 downto 0));
End CComponent madapt
Port(en,m1,clk,secin:in std_
minset:out std_logic);End CComponent hadapt
Port(en,h1,clk,minin:in std_
hourset:out std_logic); End Csignal a,b,c,d: std_ beginu1:second1 port map(clr=&clr,secs=&secs,secg=&secg,clks=&clk, cout1=&a);u2:min1 port map(clr=&clr,alarm=&alarm,mins=&mins,ming=&ming,clkm=&b,enmin=&c);u3:hour1 port map(clr=&clr,hours=&hours,hourg=&hourg,clkh=&d);u4:madapt port map(en=&en,m1=&m1,clk=&clk,secin=&a,minset=&b);u5:hadapt port map(en=&en,h1=&h1,clk=&clk,minin=&c,hourset=&d);3 电路图仿真自搞啦
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