如何选择适合自己的ADC？
我的图书馆
如何选择适合自己的ADC？
现在可供使用的模/数转换器（ADC）类型如此之多，并非必须是模拟信号链专家才能从中选择合适的一款。那么您的选择是什么？独立式（或分立式）ADC范围通常为8位至24位，甚至有些32位可供选择。ADC核心也集成到微控制器、FPGA、处理器或完整的片上系统（SoC）。有逐次逼近寄存器（SAR）ADC和Σ-Δ版本。需要最高采样率时，使用流水线ADC。有些ADC的采样率低至大约10次每秒，有些则高于1Gsps。ADC的价格范围从不足1美元到265美元或更高不等。有些流水线ADC的1000片报价很大程度上是市场营销的“虚高”价格，这就意味着实际价格一般低于公布的“1k”价格。速度、功耗以及所测信号的精度有多重要？为帮助您选择满足具体应用的正确或最好的ADC，我们略微深入了解一下这些不同的类型，并介绍其最佳工作条件。SAR ADC——适用于中等速度和快照数据SAR ADC提供较宽范围的位数、采样率或速度。从6或8位到高达20位，SAR ADC一般工作在数ksps到高达10Msps。SAR ADC是中速应用的好选择，例如电机控制、振动分析以及系统监测。此类ADC没有流水线ADC那么快，但一般比Δ-Σ ADC快。SAR ADC的功耗与采样率成线性关系。例如，如果SAR ADC在1Msps时的功耗为5mW，那么1ksps时的功耗一般为5μW。因此，SAR ADC非常灵活，客户库存一款器件即可用于多种应用。SAR ADC还有另外一种优势：获取模拟输入信号的“快照”。SAR结构只对单一时刻进行采样（即“抓取”）。（我们随后将解释这种快照与Δ-Σ ADC的区别，后者对模拟数据进行多次过采样。）客户什么时候需要这种类型？当需要同时测量多个信号时，可以利用多个单通道SAR ADC同时进行采样，或者使用内部具有多个ADC或多个采样/保持（T/H）核心的同时采样ADC。这允许系统在同一瞬间测量多路模拟输入。电流和电压变压器利用SAR ADC支持保护继电器应用。此时，客户在同一时刻测量不同的电流和电压相。供电公司就是很好的例子。利用高精度快照数据，供电公司就准确知道电力线上的信号如何，以及如何高效地管理电网。Σ-Δ ADC——利用较多位数获得更高精度如果希望通过更多采样位来获得更高精度，或者确实需要最高的有效位数（ENOB），Σ-Δ ADC通常是最佳选择，尤其对于低噪声高精度应用。如果速度不太关键，Σ-Δ ADC的过采样和噪声整形能够实现极高的精度。随着SAR ADC市场在5至10年之前开始趋于饱和，许多模拟器件厂商投资开发多种Σ-Δ内核。所以造成当今的ADC产品非常繁荣，采样位数高达24或32位，采样率从10sps到几个Msps不等。什么样的应用需要20位以上的无噪声分辨率？仪表装置和气相色谱仪或天然气和石油行业就是此类应用的例子，通常希望甚至必须具备通过尽可能多的位数来获得高精度。这些都是为高精度模拟信号设定基准的系统应用，最终用户必须对其数据绝对有把握——低硫原油或天然气的准确流量。调制器最近，Σ-Δ ADC越来越难以按照速度和采样率进行分类。传统上，Σ-Δ ADC在内部执行所有的数字后置处理（例如采用SINC/陷波滤波器、下采样以及噪声整形），然后以串行方式将数据输出，具有极好的ENOB。例如，如果是24位ADC，那么数据输出包括24位。输出的第一位是最高有效位（MSB），第24位是最低有效位（LSB）。数据输出速率一般等于串行时钟速率除以24。这些不是最快也不是最灵活的ADC。然而，在过去的5至10年间，Σ-Δ调制器变得越来越流行，特别需要速度较高（往往为大约1Msps或更高）的应用。与等待全部24位输出下采样完成不同，Σ-Δ调制器以流化方式每次输出一个数据位，在处理器或FPGA中进行数字滤波，对数据进行分析。这种调制器的灵活性对于例如电机控制的应用非常有利。在这种应用中，12位至16位已经足够，该应用中，如果24位数据中的前16位数据能够提供足够的模拟测量信息，电机控制器可能不需要或不想等待最后的8个LSB。最近几年，Σ-Δ调制器已经达到了高达16位和20Msps。SAR与Σ-Δ的选择——决定因素是速度在为具体应用选择正确的ADC时，输入滤波器是另一项重要考虑因素。正像基努·里维斯和桑德拉·布洛克所说的那样，速度关乎生死。回顾一下，SAR结构捕获高速快照。当应用要求较高采样率（比如100ksps以上）时，输入滤波器就变得更加复杂。那么往往就需要外部缓冲器或放大器来驱动输入电容，并在很短周期内达到稳定。这意味着放大器必须具备足够的带宽。图1所示为采用16位、500ksps MAX11166 SAR ADC的例子。位数越多、采样率越快，输入必须达到稳定以及提供正确输入读数的时间常数就越短。图1中，使用了增益带宽为55MHz的MAX9632放大器，之后是简单的RC滤波器。这款很特别的放大器具有小于1nV/√Hz的噪声，使其能够分辨系统中每个ENOB的十分之一dB。&&图1& SAR ADC （MAX11166/MAX11167）输入滤波器例子，具有55MHz增益带宽的MAX9632放大器驱动ADC输入与SAR ADC相比，Δ-Σ ADC中的输入经过多倍过采样，所以对抗混叠滤波器的要求往往不严格，一般简单的RC滤波器就足够。图2所示的例子中使用MAX11270 24位、64ksps Σ-Δ ADC。图中包括惠斯顿电桥，差分输入之间使用10nF电容。&图2& Σ-Δ ADC （MAX11270）输入滤波器例子，只要求简单的外部RC滤波器流水线ADC——用于超快采样我们在前面提到过流水线ADC对于高速采样率非常重要，例如射频应用和软件无线电。顶级的模拟器件公司早在10至15年之前已经在流水线ADC的研发领域投入重金，有些公司已经获利，但尚无人能够侵占主流IC制造商的地盘。流水线ADC最重要的两项指标是速度和功耗。这些ADC的采样率从大约10Msps到高达几个Gsps不等，用于软件无线电、雷达、通信、基站，以及其它需要超高采样率的应用。如果说闪电般的速度是流水线ADC的主要标准，那么ADC的接口则更为关键。流水线ADC领域的下一场战役很可能围绕ADC和处理器或FPGA之间的数字接口展开。并行数字接口已经成为历史，因为您能够在很短的时间周期内将转换器的大量数据位流化输出。串行LVDS接口曾经被广泛应用于具有大量通道以及50Msps至65Msps采样率已经足够的应用中，例如超声。JESD204B串行接口JESD204B串行接口是速率高达12.5Gbps的高速串行标准。得益于上述提及的模拟器件公司以及Xilinx、Altera、Freescale等数字器件公司，该接口在最近几年发展迅速。利用JESD204B接口，ADC制造商将其采样率一再提高，就像FPGA及处理器公司将其串行接收器速率不断提高一样，例如串行器/解串器（或SerDes）。越来越快的数据率使得人们能够利用较短时间内以及较少PCB连接获得更多的数据。以具有许多并行ADC的多通道应用为例，ADC和FPGA/处理器之间的连接线就像老鼠窝；而利用JESD204B串行接口，大大减少了数据线数量，节省大量电路板空间。图3中只使用了一对串行输出线和同步输入，大大减少了ADC及FPGA/处理器要求的输入/输出（IO）引脚数量。图3& JESD204B串行接口大大减少了ADC与FPGA/处理器之间的数据线数量流水线ADC功耗的关键问题现在，越来越多的ADC能够封装在紧凑的空间内，功耗问题变得更为严峻。这正是领先的ADC制造商始终努力降低功耗的原因。功耗在很大程度上依赖于位数、速率以及交流指标，例如信噪比（SNR）和无杂散动态范围（SFDR）。好的规则是1mW每1Msps。如果您的ADC接近该数值，则说明您有一个良好的开端。优化用于微控制器、FPGA、处理器和SoC的ADC在过去几年中，将最佳性能的ADC嵌入到微控制器中并不是一项简单的任务。集成到微控制器中的ADC通常不具备最佳品质。传统上，如果将12位ADC嵌入到微控制器，在有效位数（ENOB）或线性度方面，其性能很可能相当于8位ADC。类似地，16位ADC可能更像12位ADC。为确保ADC具备满足应用的足够性能，用户不得不仔细审查数据资料中的技术指标，然后确定哪款有保证。其中仅给出不完整条件下的ADC典型指标或最小和最大指标的情况并不鲜见。最近，积分非线性（INL）、微分非线性（DNL）、增益误差和ENOB等ADC性能指标已经大大改善，部分微控制器已经可以提供高品质ADC读数。毫无意外地，集成ADC的微控制器数量也大幅增长。现在，如果应用需要12位或更少位数、仅仅少量通道，那么微控制器的ADC——通常为SAR或Δ-Σ——很可能是最为高成效的方案。微控制器ADC就足够的例子包括辅助功能应用，例如电源监测，或者精度要求不太高的温度检测，例如测量二极管。FPGA、处理器和SoC中的ADCFPGA制造商也已经开始在其系统中集成ADC。例如，Xilinx在其所有28nm（7系列） FPGA和Zynq SoC中提供12位、1Msps ADC。也有各种各样的处理器和SoC集成了ADC。集成ADC时，常见的指标是10或12位，速率高达1Msps。ADC在FPGA、处理器或SoC中的位置非常关键。可编程逻辑控制器（PLC）等许多处理器系统具有分离的模拟板和数字板。将ADC集成到哪块电路板上是个问题。CPU模块通常载有FPGA或SoC，但模拟输入信号可能位于完全分离的板卡上，通过高速数字背板将两者连接在一起。您不能将敏感的模拟信号布在此类连接附近，所以这种情况下将ADC集成到FPGA、处理器、SoC（或微控制器）中无济于事。此时一定想要非常好的分立式24位Σ-Δ ADC，就像PLC应用中常见的那样。仍然以PLC为例，隔离是需要考虑的另一因素。绝大部分PLC模拟输入包括一定形式的隔离，通常为数字式。许多模拟输入模块将集成低成本微控制器（不足2美元至3美元），以实现快速响应和快速中断。现在，隔离的位置决定了内部ADC是否可行。如果隔离处于处理器（或微控制器）与背板之间，那么就可以选择集成到微控制器的ADC；如果需要将微控制器与高压输入信号隔离，那么分立式ADC和数字隔离器就是最佳方案。何为最佳选择？我们在上文中介绍了多种ADC选项，那么最初的问题如何呢：速度、功耗以及所测信号的精度有多重要？如果只需要简单的低分辨率读数用于辅助功能，那么微控制器、FPGA、处理器或SoC中集成的ADC可能就能够胜任；如果应用的速度较低（接近直流），例如缓变温度信号，那么Σ-Δ很可能是最佳选择；如果信号速度较快，例如对转速超过1000转每分钟的电机嗡嗡声进行振动分析，SAR ADC可能是最佳选择；如果应用必须测量世界上最快的模拟信号，那么最好选择流水线ADC。所有这一切都要“视情况而定”。没有工程师喜欢听到这句话。如果您是一位数字设计师或电源专家，负责挑选一款正确的ADC，您会喜欢更直接的指导。但ADC往往比较复杂，需要对数据资料和评估板（EV）进行深入研究才能确定具有细微差别的IC。表1中汇总了当今市场上ADC的典型最小和最大技术指标。随着模拟器件公司的不断创新，速度会越来越快、功耗越来越低，价格可能会越来越低。典型的ADC指标范围▎▎来源：中国电子商情
TA的最新馆藏系统分析中ADC的不可忽视的几个关键指标
文章摘自：LED社区/module/forum/thread--1.html
最适用于12位模数转换器(ADC)系统的应用为多路复用电路、手持式测量仪、数据记录器、车载系统和监控系统。在这些系统中，
一个12位ADC可产生4,096种可能数字输出，从而为大多数系统设计人员提供丰富的信息。在实现这种级别的数字输出分辨率时，我们可以使用一个12位
SAR或者24位ΔΣADC。在您比较SAR和ΔΣ转换器系统的性能时，本文可帮助您确定ADC的一些关键指标。确定正确ADC的第一步是，查看各个产品
说明书。一旦您着手此事，您会发现这些指标数据浩如烟海，特别是您才开始学习ADC的使用方法时。通过确定它们轻重缓急的顺序，可以缩小这份指标清单的范
围，让我们能够聚焦于一些关键特性和指标。记住，我们研究的是某个系统，而非某个单独的器件。
就某个特殊应用而言，有几个指标至关重要。但是，对于这些系统来说，您需要了解下列ADC特性：
1. 基本传输函数
2. 满量程输入范围
3. 位数(比特数)
4. 模拟和/或数字增益能力
6. 吞吐量计时
7. 输出噪声
ADC传输函数、满量程输入范围、位数
理论上讲，一个ADC的理想传输函数是以输入电压为X轴，数字输出代码为Y轴，呈直线变化。实际理想传输函数(图1)呈现统一的阶梯形。图1显示了一个3位ADC的理想传输函数。方程式1描述了该图的码宽(“n”位转换器)：
(理想码宽) = FS / (2n)&
&& & 方程式1
图1：单极理想ADC传输函数。
这种理想ADC将所有模拟输入与有限数字输出代码数相关联。图1中，数字输出代码为23，即8输出码。假设模拟输入数值范围连续，并且数字码离散，则这种转换过程会产生量化误差。
如果您增加离散码数(即增加ADC位数)，则相应码宽将变小。注意，如果希望获得的输出码数仍然为8，则模拟输入范围减小。
ADC增益能力
ADC电路内的模拟和/或数字增益有时明显，有时却不那么明显。例如，基本SAR-ADC便没有模拟增益能力。只要您查看数据表的首页和简化版ADC电路
图，就会很容易知道这一点。另一方面，一些SAR-ADC具有内部可编程增益放大器(PGA)电路。这种PGA功能提供一种器件内部模拟增益。尽管这是一
种方便的增益模块，但是有一点很重要，那就是要注意位数不随PGA增益变化而改变。唯一明显的变化是ADC的输入范围和码宽(LSB)电压。随着PGA增
益的增加，ADC的输入范围缩小。
如果转换器拥有12位以上，则或许可以通过转换器实现数字(或者过程)增益。如果您使用一个24位ΔΣ
ADC，则您会发现4,096个能产生12位码的输出码位置。一个24位ADC的输出码数为224即16,777,216码。
至于功耗，您可以利用SAR-ADC实现降耗功能。SAR-ADC在转换某个信号时会产生功耗。SAR-ADC通过输入模拟信号的“快照”产生一个数字输出码。当SAR-ADC不在转换时，器件进入睡眠模式。这种特性在电池供电型应用中很有用。
ΔΣ转换器的功耗模型不同于SAR-ADC。ΔΣ转换器获取众多输入信号采样，然后把这些采样组合成一个输出码表示。在输出有效期间，转换器继续采样，以为下一输出码做准备。ΔΣ转换器没有这种方便的SAR-ADC即降功耗功能。
吞吐量计时
尽管SAR-ADC和ΔΣ转换器都发射串行输出数据流(代表其转换)，但是在其转换期间这两种器件有明显的差异。SAR-ADC对输入信号进行采样，然后
把一个信号转换为串行数字输出。图2显示了一个SAR-ADC转换计时的过程。图中吞吐时间包括转换时间(tCONV)和静态时间(tq)。转换器在其输
出端(SDO)发射串行12位数据流。
图2：使用ADC7886的12位SAR-ADC转换器计时图
您可以把SAR-ADC看作一个单次传输模式转换器，其中输出数据代表一个单模拟采样。
图3描述了一种可能的ΔΣ转换器计时情况。该图中，转换器获取多个采样，然后在内部产生中间转换。
图3：使用ADC1258的12位ΔΣ转换器计时图
该图显示了使用五阶数字滤波器的ΔΣ转换器的中间内部转换。注意，“隐藏转换”为内部数字滤波器阶的人为现象。用户绝不可能看到这些隐藏转换。
与位数相比，
SAR-ADC和ΔΣ转换器产生的噪声大小明显不同。一般而言，12位SAR-ADC产生的噪声远低于转换器LSB的电压大小。例如，一个4.096V满
量程输入范围的12位SAR-ADC具有1mV的LSB。相反，一个4.096V满量程输入范围的24位ΔΣ转换器具有约244nV的LSB。
器件或者转换器噪声是一种随机事件，但它肯定存在一定的概率。图4描述了一个DC输入的一组ΔΣ转换器结果。我们需要注意三点。
图4：ΔΣ转换器的连续输出数据。
首先是“平均值”。数据“平均值”是您在计算数据标准偏差时需要的一个基准点。其次是伏特-RMS或者比特-RMS标记。这些标记相当于数据从负标准偏差
到正标准偏差的跨度。最后一点是，如果您要把转换器结果输出显示，则伏特p-p或者比特p-p决定了您显示低位的变化频率。
图5显示了图4所示输出数据如何变为直方图。RMS值等于该数据的标准偏差。在该图的两个标准偏差(即RMS线)之间，可捕捉到大量出现的噪声。ADC产生一个位于两条RMS线之间的输出值的概率等于约68%。
图5：ΔΣ转换器输出数据的直方图
通过观察我们直方图中的高斯分布，您可以看到您的RMS极限排除了许多数据。如果您查看两个标准偏差极限之间的转换器输出结果数，您就会知道其出现概率为
68%的原因。但如果您把两倍标准偏差乘以一个常量即“峰值因数”，则您可以把该出现概率扩展至曲线以下。峰值因数让您能够定义您的峰值到峰值极限，并确
定哪一个转换器位在12位系统中有用。
通过本文的讨论，我们排除了大量的ADC指标参数，这些指标参数在您对最终解决方案进行精雕细刻时很重要，但是本文的内容却可以帮助您快速证明您系统设计的方向是否正确。我们探讨的12位应用包括多路复用电路、手持式测量仪、数据记录器、车载系统和监控系统。
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。多种ADC的分析比较-电源技术
&&&&&|&&|&&&|&&|&&|&&|&&|&&|&&|&
作者：　发布时间：　来源：　
多种ADC的分析比较　　A/D转换技术　　现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度，一般的测控系统也希望在精度上有所突破，人类数字化的浪潮推动了A/D转换器不断变革，而A/D转换器是人类实
多种ADC的分析比较　　A/D转换技术　　现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度，一般的测控系统也希望在精度上有所突破，人类数字化的浪潮推动了A/D转换器不断变革，而A/D转换器是人类实现数字化的先锋。　　逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信 号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的 基带解调等方面。∑-Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。下面对各种类型的ADC作简要介 绍。　　1.逐次逼近型ADC　　逐次逼近型ADC应用非常广泛的模/数转换方法，它包括1个比较器、1个数模转换器、1个逐次逼近寄存器(SAR)和1个逻辑控制单元。它是将采样输 入信号与已知电压不断进行比较，1个时钟周期完成1位转换，N位转换需要N个时钟周期，转换完成，输出二进制数。这一类型ADC的分辨率和采样速率是相互 矛盾的，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到限制。　　优点：分辨率低于12位时，价格较低，采样速率可达1MSPS;与其它ADC相比，功耗相当低。　　缺点：在高于14位分辨率情况下，价格较高;传感器产生的信号在进行模/数转换之前需要进行调理，包括增益级和滤波，这样会明显增加成本。　　2.积分型ADC　　积分型ADC又称为双斜率或多斜率ADC，它的应用也比较广泛。它由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分 将输入的模拟电压转换成与其平均值成正比的时间间隔。与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。　　积分型ADC两次积分的时间都是利用同一个时钟发生器和计数器来确定，因此所得到的D表达式与时钟频率无关，其转换精度只取决于参考电压VR。此外， 由于输入端采用了积分器，所以对交流噪声的干扰有很强的抑制能力。能够抑制高频噪声和固定的低频干扰(如50Hz或60Hz)，适合在嘈杂的工业环境中使 用。这类ADC主要应用于低速、精密测量等领域，如数字电压表。　　优点：分辨率高，可达22位;功耗低、成本低。　　缺点：转换速率低，转换速率在12位时为100～300SPS。　　3.并行比较A/D转换器　　并行比较ADC主要特点是速度快，它是所有的A/D转换器中速度最快的，现代发展的高速ADC大多采用这种结构，采样速率能达到1GSPS以上。但受到功率和体积的限制，并行比较ADC的分辨率难以做的很高。　　这种结构的ADC所有位的转换同时完成，其转换时间主取决于比较器的开关速度、编码器的传输时间延迟等。增加输出代码对转换时间的影响较小，但随着分 辨率的提高，需要高密度的模拟设计以实现转换所必需的数量很大的精密分压电阻和比较器电路。输出数字增加一位，精密电阻数量就要增加一倍，比较器也近似增 加一倍。　　并行比较ADC的分辨率受管芯尺寸、输入电容、功率等限制。结果重复的并联比较器如果精度不匹配，还会造成静态误差，如会使输入失调电压增大。同时，这一类型的ADC由于比较器的亚稳压、编码气泡，还会产生离散的、不精确的输出，即所谓的“火花码”。　　优点：模/数转换速度最高。　　缺点：分辨率不高，功耗大，成本高。　　4.压频变换型ADC　　压频变换型ADC是间接型ADC，它先将输入模拟信号的电压转换成频率与其成正比的脉冲信号，然后在固定的时间间隔内对此脉冲信号进行计数，计数结果 即为正比于输入模拟电压信号的数字量。从理论上讲，这种ADC的分辨率可以无限增加，只要采用时间长到满足输出频率分辨率要求的累积脉冲个数的宽度即可。　　优点：精度高、价格较低、功耗较低。　　缺点：类似于积分型ADC，其转换速率受到限制，12位时为100～300SPS。　　5.∑-Δ型ADC　　∑-Δ转换器又称为过采样转换器，它采用增量编码方式即根据前一量值与后一量值的差值的大小来进行量化编码。∑-Δ型ADC包括模拟∑-Δ调制器和数 字抽取滤波器。∑-Δ调制器主要完成信号抽样及增量编码，它给数字抽取滤波器提供增量编码即∑-Δ码;数字抽取滤波器完成对∑-Δ码的抽取滤波，把增量编 码转换成高分辨率的线性脉冲编码调制的数字信号。因此抽取滤波器实际上相当于一个码型变换器。　　优点：分辨率较高，高达24位;转换速率高，高于积分型和压频变换型ADC;价格低;内部利用高倍频过采样技术，实现了数字滤波，降低了对传感器信号进行滤波的要求。　　缺点：高速∑-△型ADC的价格较高;在转换速率相同的条件下，比积分型和逐次逼近型ADC的功耗高。　　6.流水线型ADC　　流水线结构ADC，又称为子区式ADC，它是一种高效和强大的模数转换器。它能够提供高速、高分辨率的模数转换，并且具有令人满意的低功率消耗和很小的芯片尺寸;经过合理的设计，还可以提供优异的动态特性。　　流水线型ADC由若干级级联电路组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增 益的级间放大器。快速精确的n位转换器分成两段以上的子区(流水线)来完成。首级电路的采样/保持器对输入信号取样后先由一个m位分辨率粗A/D转换器对 输入进行量化，接着用一个至少n位精度的乘积型数模转换器(MDAC)产生一个对应于量化结果的模/拟电平并送至求和电路，求和电路从输入信号中扣除此模 拟电平。并将差值精确放大某一固定增益后关交下一级电路处理。经过各级这样的处理后，最后由一个较高精度的K位细A/D转换器对残余信号进行转换。将上述 各级粗、细A/D的输出组合起来即构成高精度的n位输出。　　优点：有良好的线性和低失调;可以同时对多个采样进行处理，有较高的信号处理速度，典型的为Tconv<100低功率;高精度;高分辨率;可以简化电路。　　缺点：基准电路和偏置结构过于复杂;输入信号需要经过特殊处理，以便穿过数级电路造成流水延迟;对锁存定时的要求严格;对电路工艺要求很高，电路板上设计得不合理会影响增益的线性、失调及其它参数。　　目前，这种新型的ADC结构主要应用于对THD和SFDR及其它频域特性要求较高的通讯系统，对噪声、带宽和瞬态相应速度等时域特性要求较高的CCD成像系统，对时域和频域参数都要求较高的数据采集系统。　　确定A/D转换器件在确定设计方案后，首先需要明确A/D转换的需要的指标要求，包括数据精度、采样速率、信号范围等等。　　1.确定A/D转换器的位数在选择A/D器件之前，需要明确设计所要达到的精度。精度是反映转换器的实际输出接近理想输出的精确程度的物理量。在转化 过程中，由于存在量化误差和系统误差，精度会有所损失。其中量化误差对于精度的影响是可计算的，它主要决定于A/D转换器件的位数。A/D转换器件的位数 可以用分辨率来表示。一般把8位以下的A/D转换器称为低分辨率ADC，9~12位称为中分辨率ADC，13位以上为高分辨率。A/D器件的位数越高，分 辨率越高，量化误差越小，能达到的精度越高。理论上可以通过增加A/D器件的位数，无止境提高系统的精度。但事实并非如此，由于A/D前端的电路也会有误 差，它也同样制约着系统的精度。　　比如，用A/D采集传感器提供的信号，传感器的精度会制约A/D采样的精度，经A/D采集后信号的精度不可能超过传感器输出信号的精度。设计时应当综合考虑系统需要的精度以及前端信号的精度。　　2.选择A/D转换器的转换速率在不同的应用场合，对转换速率的要求是不同的，在相同的场合，精度要求不同，采样速率也会不同。采样速率主要由采样定 理决定。确定了应用场合，就可以根据采集信号对象的特性，利用采样定理计算采样速率。如果采用数字滤波技术，还必须进行过采样，提高采样速率。　　3.判断是否需要采样/保持器采样/保持器主要用于稳定信号量，实现平顶抽样。对于高频信号的采集，采样/保持器是非常必要的。如果采集直流或者低频信号，可以不需要采样保持器。　　4.选择合适的量程模拟信号的动态范围较大，有时还有可能出现负电压。在选择时，待测信号的动态范围最好在A/D器件的量程范围内。以减少额外的硬件付出。　　5.选择合适的线形度在A/D采集过程中，线形度越高越好。但是线形度越高，器件的价格也越高。当然，也可以通过软件补偿来减少非线性的影响。所以在设计时要综合考虑精度、价格、软件实现难度等因素。
混迹模拟领域，模拟工程师不懂模数转换器(ADC)那怎么行?在电子领域中模拟技术是被公认的最难的技术，众多资深的模拟工程师无一不是从百上千次的实践中不断学习，不断摸索。但是作为初级的模拟工程师呢?如何能够快速的上手并在模拟技术领域快速的成长呢?本文针对模拟工程师的必备知识-模数转换器(ADC)进行了知识整理与讲解。什么是ADC,ADC是什么意思　　adc: Analog-to-Digital Converter的缩写,意思是模/数转换器。实现把模拟信号转变为数字量的设备称为模―数(A/D)转换器，简称ADC　　ADC(A/D转换器)　　在ADC转换器中，一般经过采样、保持、量化和编码这四个步骤来完成从模拟量到数字量的转换。　　(1)采样与保持 　　(2)量化与编码 　　数字信号最低有效位的1即1LSB所代表的数量就是这个最小数量单位，称为量化单位，用Δ表示。　　将采样输出电压用最小单位的整数倍来表示，这个过程就叫量化。　　将量化的结果用代码表示出来的过程就称为编码。编码输出的结果就是A/D转换器的输出。A/D转换电路方式　　模―数转换器根据其工作原理大致分为并行式和并/串式A/D、逐次逼近式、双积分式和计数比较式A/D等几种形式。　　逐次逼近式A/D由电压比较器、D/A转换器、逐次逼近寄存器(SAR)和控制逻辑等组成。 　　ADC 　　IN0～IN7：模拟量输入脚;　　ADDA、ADDB、ADDC：通道地址输入端。　　CLOCK：时钟输入端。　　ALE：地址锁存允许端。　　START：启动脉冲输入端。　　EOC：转换结束信号端。　　OE：允许输出端。　　D7～D0引脚：转换所得8位数据在这8个管脚上输出，D7是最高位，D0是最低位。　　UCC：电源正极输入端，接+5 V。　　GND：地端，电源负极接至该端。　　UREF(+)和UREF(-)：分别为基准电压UREF的高电平端和低电平端。ADC的主要技术参数(1)分辨率　　A/D的分辨率是使A/D输出数字量最低位变化1所对应的输入模拟电压变化的大小值。分辨率也用输出二进制数的位数来表示，如8位A/D的分辨率就是8，位数越多，误差越小，转换精度也越高。　　(2)量化误差　　用数字量近似表示模拟量的过程称为量化。A/D转换一般是按四舍五入原则进行的，由此产生的误差称为量化误差，量化误差小于等于1LSB。　　(3)精度　　精度分为绝对精度和相对精度。　　在一个A/D中，任何数码所对应的实际模拟电压与其理想的电压之差并不是一个常数，把差值中的最大值定义为该A/D的绝对精度;而相对精度则定义为这个最大差值与满刻度模拟电压的百分数，或者用二进制分数来表示相对应的数字量。　　(4)转换时间　　转换时间是完成一次A/D转换所需要的时间，这是指从启动A/D转换器开始到获得相应数据所需要的总时间。
ADC关键性能指标及误区　　由于ADC产品相对于网络产品和服务器需求小很多，用户和集成商在选择产品时对关键指标的理解难免有一些误区，加之部分主流厂商刻意引导，招标规范往往有不少非关键指标作被作为必须符合项。接下来就这些误区和真正的关键指标做一些探讨。　　误区1： CPU数量和主频。 目前大部分厂商采用了类似的通用CPU架构，但还是可能采用不同厂家的CPU。即使是同一个厂家，也可能是不同系列。最关键的是CPU数量和主频并不代表 性能，除非是同一个厂家的同一个软件。同样，完全相同的硬件配置，不同厂商的架构和系统发挥出来的性能可能相差数倍，正如完全相同的几个人在不同的管理环 境下发挥出来的贡献差别会很大。并行计算处理不好，由于CPU间信开销及锁的问题，CPU数量增加并不意味性能增加。如果1个CPU可以跑出其它产品8个 cpu的性能，谁会选择8个CPU的产品?成本，功耗，体积都会大很多。因此，CPU硬件配置并不代表性能。　　误区2： 内存。 同样与系统架构相关。同样与架构有关，对于CPU独享内存的架构，每个核即使只配置2G内存，一个8核的产品就需要16G内存，但每个核可访问的内存资源 只有2G。这样的架构一份数据需要复制多次并保存多份，使用效率很低，最终也会影响到性能。而共享内存架构的产品，每个核可以访问所有内存资源，数据也只 需要保存一份。如果是32位操作系统，共享内存架构4G内存的实际效率就超过独享内存架构的任意配置产品(目前A10之外的产品均为32位操作系统，独享 内存架构)。64位操作系统突破4G的限制，实际效率就会更高。因此，内存不代表性能。如果一定要比较，需要比较每个核可访问的内存资源。　　误区3：端口数量。ADC产品不同于2/3层交换机，端口数量代表可连接更多设备。ADC产品部署环境一定会有2/3层交换机，服务器不需要直接连接到ADC产品。只要端口数量大于实际需要的吞吐量并有足够端口与交换机连接即可。　　误区4：交换能力。 这个指标也是沿用了交换机的指标。交换机性能与交换矩阵芯片交换能力密切相关，与CPU关系不是很大。而ADC产品则不同，交换矩阵并不是必须部件，大多 产品采用通用CPU架构使用PCIe总线扩展接口，这部分已经不是ADC产品的瓶颈所在。ADC性能基本取决于系统整体架构下CPU发挥出来的效率。而且 大部分产品本身已经是服务器的硬件架构，应该没有人对服务器要求交换能力的指标。　　可以看出，误区所在均为沿用了服务器或交换机的一些指标，这些硬件配置并不代表ADC产品的真正性能，但一些厂商还是刻意利用这些指标(尤其是CPU和内存)来误导客户屏蔽竞争对手。ADC真正关键的性能指标如下。　　1. 4/7层吞吐量。由于需要CPU进行复杂的4-7层处理，4/7层吞吐量交2/3层吞吐量要低很多，但这是ADC真正能处理的数据吞吐量。这也是2/3层 吞吐量对于ADC产品并不关键的原因。这个指标的测试方式通常是发送尽可能多HTTP GET请求，服务器应答较大HTTP对象(如512Kbytes或1MBytes，会分为若干数据包传输)，计算无失败情况下线路上传输的数据量。差异在 于不同仪表厂商或不同测试可能会不计算2/3层包头或GET请求部分，由于这部分所占比例极小，影响不是很大。严格来说，横向比较时应该确定所取HTTP 对象大小及是否计算2/3层包头部分。　　2. 4层每秒新建连接速率(L4 CPS)。 衡量ADC产品每秒钟可以处理多少个TCP新建连接。通常测试方法为发送尽可能多的HTTP GET请求，服务器应答较小HTTP对象(如1Bytes，128Bytes，1KBytes)， ADC产品在中间只根据4层信息进行复杂均衡。每个连接需要完整的3次握手建立过程，GET请求，和TCP关闭连接过程。这个指标对于ADC产品应付突发 大量连接非常重要。好比一个地铁入口的通过率一样，如果入口太小，客流突然增加时，如果客人无法进入，业务自然会受到影响。比较该指标时需要注意所取 HTTP对象大小。　　3. 7层每秒新建连接速率(L7 CPS)。与4层新建连接速率类似，只是ADC产品在中间需要根据应用层信息进行服务器选择(通常测试使用url交换)，而且每个TCP连接上只能传输1 个HTTP请求。使用7层处理对CPU效率要求更高。如同进入地铁时需要核查客人更多信息和安检一样，其通过率比正常通过率会有不同程度降低。A10产品 通常可以做到4层新建连接速率的70-80%，而其它很多厂商只能做到30-40%。比较该指标时同样要注意HTTP对象大小和每个TCP连接传输的请求 数。　　4. 7层每秒交易速率(L7 RPS)。有些厂商使用L7 RPS作为L7 CPS来混淆误导客户，RPS测试会定义每个TCP连接可以传输多少个HTTP请求，通常会有10个请求/TCP连接，无限制请求连接/TCP连接几种测 试数据。使用1个请求的L7 RPS值就是L7 CPS。差别在于每个连接传送多个请求时的L7 RPS测试中，ADC可以省去大量TCP连接建立和关闭过程。比较该指标时同样要注意HTTP对象大小和每个TCP连接传输的请求数。　　5. 并发会话数量。 如果新建连接速率代表了一个地铁入口通过率，并发会话则代表了该地铁线路上在车上的所有人数。如果内部承运能力不够高，就会造成乘客挤压过载最后瘫痪。并 发会话测试并不是简单的在内存中保存这些条目，实际测试中，必须在每个连接上定时传送数据验证设备可以准确查找已有会话并转发数据。测试中还可能会细分4 层并发会话数量和7层并发会话数量，区别在于ADC基于不同信息建立会话和每个连接占用的会话条目不同。由于并发会话与内存关系很大，32位系统的ADC 由于4G内存限制都不可能做得很大，而64位系统的ADC就不会受到这个限制。　　6. 防DDoS攻击能力(syn/sec)。ADC产品的并发会话能力和新建连接速率远远大于防 火墙类产品，因此在ADC外部署防 火墙会成为瓶颈。这就要求 ADC本身有足够强大的防攻击能力。目前大部分ADC产品均采用了Syn-cookie方式来防御DDoS攻击，实际性能取决于各自的系统架构和处理算 法。　　值得一提的是，F5的7层新建速率与4层新建速率相比下降非常大，因此会有使用与其他厂商不同的一些数据来作为L7 CPS应答的情况。F5 提供3个L7 CPS/RPS指标.　　L7 Connection per Sec(1-1), 客户侧连接1 request/connection，服务器侧连接1 request/connection。 通用L7 CPS定义。　　L7 Requests per Sec (1-inf),客户侧连接1 request/connection，服务器侧连接unlimited request/connection。 用户通常看到的L7 CPS数据。　　L7 Requests per Sec (inf-inf),客户侧连接unlimited request/connection，服务器侧连接unlimited request/connection。　　F5公开的测试报告明确描述其所有7层测试均启用连接复用功能，因此测试报告中看到的都是“L7 Requests per Sec (1-inf)”。比较L7 CPS时时应该注意使用其CPS(1-1)指标。　　其他SSL指标、DNS QPS指标、HTTP压缩指标对于使用该类应用的用户很重要，但不属于通用关键指标，就暂不逐一解释了。
ADC性能提高的建议　　虽然ADC看起来非常简单，但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟放大器相同的性能限制，比如有限增益、偏置电压、共模输入电 压限制和谐波失真等。ADC的采样特性需要我们更多地考虑时钟抖动和混叠。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。　模拟输入　　要认真对待ADC的模拟输入信号，尽量使它保持干净，“无用输入”通常会导致“数字化的无用输出”。模拟信号路径应远离任何快速开关的数字信号线，以防止噪声从这些数字信号线耦合进模拟路径。　　虽然简化框图给出的是单端模拟输入，但在高性能ADC上经常使用差分模拟输入。差分驱动ADC可以提供更强的共模噪声抑制性能，由于有更小的片上信号 摆幅，因此一般也能获得更好的交流性能。差分驱动一般使用差分放大器或变压器实现。变压器可以提供比放大器更好的性能，因为有源放大器会带来影响总体性能 的额外噪声源。但是，如果需要处理的信号含有直流成份，具有隔直流特性的变压器就不能用。在设计预驱动电路时必须考虑驱动放大器的噪声和线性性能。需要注 意的是，因为高性能ADC通常有非常高的输入带宽，因此在ADC输入引脚处直接滤波可以减少混入基带的宽带噪声数量。　　参考输入　　参考输入应看作是另一个模拟输入，必须尽可能保持干净。参考电压(VREF)上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会 规定要求的去耦电容。这些电容应放置在离ADC最近的地方。为了节省电路板面积，PCB设计师有时会将去耦电容放在PCB的背面，这种情况应尽可能避免， 因为过孔的电感会降低高频时电容的去耦性能。VREF通常用来设置ADC的满刻度范围，因此减小VREF电压值会减小ADC的LSB值，使得ADC对系统 噪声更加敏感(1V满刻度10位ADC的LSB值等于1V/210=1mV)。 图：典型的模数转换器功能框图　　时钟输入　　根据具体的应用，数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源：一个是由输入信号的量化引起的(正比于ADC中的位数)，另一 个是由时钟抖动引起的(在错误时间点采样输入信号)。根据以下公式，在非过采样ADC应用中量化噪声将限制最大可能的信噪比(SNR)值。 　　其中，N为ADC的位数、SNR为信噪比。　　从直观感觉这是有意义的：每增加一位，ADC编码的总数量就会增加一倍，量化不确定性可降低一半(6dB)。因此理论上一个10位ADC可以提供61.96dB的SNR。根据以下等式，采样时钟上的任何抖动都会进一步降低SNR： 　　其中，SNRj是受抖动限制的SNR，fa是模拟输入频率，tj是时钟抖动的均方根(rms)值。　　用抖动等于8ps的采样时钟数字化70MHz的模拟信号，可以得到接近49dB SNR的有限抖动，相当于将10位ADC的性能降低到了约8位。时钟抖动必须小于2ps才能取得等效于10位ADC的SNR。还有许多影响SNR的二阶因 素，但上述等式是非常好的一阶接近函数。差分时钟常用来减小抖动。　　电源输入　　大多数ADC有分离的电源输入，一个用于模拟电路，一个用于数字电路。推荐在尽量靠近ADC的位置使用足够多的去耦电容。尽量减少PCB的过孔数量， 并减小从ADC电源引脚到去耦电容的走线长度，从而使ADC和电容之间的电感为最小。就像参考电压去耦一样，电路板设计师为了节省电路板面积有时会把去耦 电容放在芯片下方PCB板的背面，基于同样的理由，这种情况也应避免。ADC数据手册一般会提供推荐的去耦方案。为了达到特定的性能，电源和地经常会采用 专门的PCB层实现。　　数字输出　　ADC开关数字信号输出会产生瞬时噪声，并向后耦合到ADC中敏感的模拟电路部分，从而引发故障。缩短输出走线长度以减小ADC驱动的电容负载有助于减小这一影响，在ADC输出端放置串行电阻也可以降低输出电流尖峰。ADC数据手册通常对此也有一些设计建议。　　以上我们介绍了什么是ADC,ADC的技术参数指标及误区，并为大家详述了如何提高ADC性能的一些建议。下面我们将继续介绍ADC的一些具体设计中 的问题，ADC输入噪声利弊分析、ADC输入转换器电路分析、ADC输入阻抗信号链设计等知识。详述了ADC的设计挑战，如何从高性能转向低功耗，也对 ADC的不同类型数字输出进行了深解。　　ADC输入噪声利弊分析　　多数情况下，输入噪声越低越好，但在某些情况下，输入噪声实际上有助于实现更高的分辨率。这似乎毫无道理，不过继续阅读本指南，就会明白为什么有些噪声是好的噪声。　　折合到输入端噪声(代码跃迁噪声)　　实际的ADC在许多方面与理想的ADC有偏差。折合到输入端的噪声肯定不是理想情况下会出现的，它对ADC整体传递函数的影响如图1所示。随着模拟输 入电压提高，"理想"ADC(如图1A所示)保持恒定的输出代码，直至达到跃迁区，此时输出代码即刻跳变为下一个值，并且保持该值，直至达到下一个跃迁 区。理论上，理想ADC的"代码跃迁"噪声为0,跃迁区宽度也等于0.实际的ADC具有一定量的代码跃迁噪声，因此跃迁区宽度取决于折合到输入端噪声的量 (如图所示)。图显示的情况是代码跃迁噪声的宽度约为1个LSB(最低有效位)峰峰值。 图:代码跃迁噪声(折合到输入端噪声)及其对ADC传递函数的影响　　由于电阻噪声和"kT/C"噪声，所有ADC内部电路都会产生一定量的均方根(RMS)噪声。即使是直流输入信号，此噪声也存在，它是代码跃迁噪声存 在的原因。如今通常把代码跃迁噪声称为"折合到输入端噪声",而不是直接使用"代码跃迁噪声"这一说法。折合到输入端噪声通常用ADC输入为直流值时的若 干输出样本的直方图来表征。大多数高速或高分辨率ADC的输出为一系列以直流输入标称值为中心的代码(见下图)。为了测量其值，ADC的输入端接地或连接 到一个深度去耦的电压源，然后采集大量输出样本并将其表示为直方图(有时也称为"接地输入"直方图)。由于噪声大致呈高斯分布，因此可以计算直方图的标准 差σ,它对应于有效输入均方根噪声。
图:折合到输入端噪声对ADC"接地输入端"直方图的影响(ADC具有少量DNL)　　虽然ADC固有的微分非线性(DNL)可能会导致其噪声分布与理想的高斯分布有细微的偏差(图示例中显示了部分DNL)，但它至少大致呈高斯分布。 如果DNL比较大，则应计算多个不同直流输入电压的值，然后求平均值。例如，如果代码分布具有较大且独特的峰值和谷值，则表明ADC设计不佳，或者更有 可能的是PCB布局布线错误、接地不良、电源去耦不当。当直流输入扫过ADC输入电压范围时，如果分布宽度急剧变化，这也表明存在问题。ADC输入转换器电路分析　　许多高精度模/数转换器的输入范围要求介于0.0V至5.0V之间。例如，MAX1402 (18位多通道Σ-Δ ADC)测量两个输入之间的差值。典型的单端应用中，该ADC将输入电压与固定的基准电压(例如2.500V)进行比较：ADCIN = 0V时，数字输出代表0V 2.5V = -2.5V;ADCIN = 2.5V时，输出代表2.5V 2.5V = 0V;而ADCIN = 5V时，输出则表示为5V 2.5V = 2.5V。由此，数字输出范围对应于0V至5V的ADCIN为±2.5V。　　下图电路能够将±10.5V输入信号转换到MAX1402 ADC的输入量程(0V至5V)。ADC的两个通道(本案中的IN1和IN2)配置为全差分或高精度单端测量。R1、R2电阻分压器对输入进行变换，同时 采用3.28V为输入提供偏压。当输入接地时，ADC输入以2.5V为中心(VIN = 0V时，ADC数字输出为0)。元件的精度保证了ADC的16位精度。 图：本电路使输入范围为0V至5V (单端或差分)的ADC能够处理±10.5V的输入范围。　　配置MAX1402为差分测量方式，可测量IN1和IN2之间的电压差。这些输入可接受±10.5V输入电压，而内部可编程增益放大器(PGA)用于提高小信号分辨率。例如，4倍增益可使ADC测量±2.625V输入信号时达到16位分辨率。　　单端测量可以将输入配置为两个独立通道，并将其与IN6的2.50V基准电压进行比较。如需更高精度，可以将ADC配置为差分输入，其中一个通道作为地电位检测输入。　　可以改变电阻分压器比例以适应不同的输入范围，但需要采用相同比例为电路提供偏压。例如，5:1的比例对应±15.0V的输入范围和3.00V偏压。 校准系统时，只需将输入接地，并把输入接到已知电压，然后记录输出值即可。可以采用这两个值计算每个输入范围的偏压和增益系数。　　ADC输入阻抗信号链设计总结　　了解转换器阻抗是信号链设计的一个重要内容。总之，若非真正需要，为什么要浪费大笔资金去购买昂贵的测试设备，或者费力去测量阻抗?不如使用数据手册提供的RC并联组合阻抗并稍加简单计算，这种获取转换器阻抗曲线的方法更快捷、更轻松。　　还应注意，工艺电阻容差可高达±20%。即使费尽辛苦去测量任何器件的输入或输出阻抗，也只能获取一个数据点(当然，除非测量多个批次的许多器件随温 度和电源电压变化的情况)。请使用数据手册中的仿真R||C值，它提供了关于特征阻抗与频率关系的足够信息，由此可以设计出正常工作的信号链。ADC不同类型数字输出深解　　在当今的模数转换器(ADC)领域，ADC制造商主要采用三类数字输出。这三种输出分别是：互补金属氧化物半导体(CMOS)、低压差分信号 (LVDS)和电流模式逻辑(CML)。每类输出均基于采样速率、分辨率、输出数据速率和功耗要求，根据其工作方式和在ADC设计中的典型应用方式进行了 论述。本文将讨论如何实现这些接口，以及各类输出的实际应用，并探讨选择和使用不同输出时需要注意的事项。此外还会给出关于如何处理这些输出的一般指南， 并讨论各类输出的优劣。　　基本知识　　使用数字接口时，无论何种数字输出，都有一些相同的规则和事项需要考虑。首先，为实现最佳端接，接收器(FPGA或ASIC)端最好使用真正的电阻终 端。接收器端的反射可能会破坏系统的时序预算。使用CMOS和LVDS输出时，如果系统中有多个ADC，不要使用来自某个ADC的DCO(数据时钟输 出)，否则可能导致时序错误以及接收器不适当地捕捉数据。在两个ADC之间需要保持精确时序的I/Q系统中，这点尤其要注意。即使两个ADC位于同一封装 中，也需要针对各ADC使用适当的DCO输出，从而保持精确的时序关系。另一个需要注意的重要参数是数据格式。必须确保ADC和接收器采用同一数据格式 (二进制补码或偏移二进制)。此外，数据转换速度也很重要。随着数据速率提高，接收器能够正确捕捉数据的距离减小，原因是互连和电缆带宽限制，以及由此引 起的符码间干扰等问题。这些只是为什么必须将互连视作传输线路的其中几个原因。以这种方式处理互连并了解传输线路的特性很重要。当数据速率提高时，以这种 方式了解互连变得更加重要。必须确保导线尺寸正确，并且信号层与返回层之间的间距适当。此外还必须选择具有稳定介电特性的电路板材料，使得走线特性在整个 互连长度上的波动尽可能小。理想情况下，传输线路可以传播到无穷远处，但在实际应用中，这显然是不可能的。集肤效应、电介质损耗和辐射损耗等因素全都会影 响传输线路参数，降低信号质量。因此，必须以正确的物理参数适当设计传输线路，并且确保发送器与接收器的阻抗匹配。这样做能够节省电能，并将最高质量的信 号传输给接收器。ADC设计挑战：从高性能转向低功耗　　新的应用需求不断推动模拟技术的发展：性能越来越高，集成度不断提高。ADC产品作为模拟IC的重要成员，在符合上述发展的趋势下，还存在自身的特点。　　当使用“巧克力”手机时，不用按键只用轻触那泛着深红色光的区域，你是否知道电容感应技术改变了你的体验;当看到那小小的骑车机器人“村田顽童”可以 前进、倒退、爬坡并且停而不倒时，你是否知道其中使用了多种传感器以检测各个方向的倾斜角度和探测道路状况;当你惊叹残疾人可以自如地控制假肢完成复杂动 作时，你是否知道与假肢相连的探测器可以检测人体肌肉的最细微运动从而实现对假肢的控制;也许你并没有留意到用手机通话时显示屏会自动关闭以便降低功耗， 这是手机检测到显示屏被物体(例如耳朵)遮住时的操作……所有这些都表明：用户体验推动半导体和技术创新的进步，并在同时对模拟IC的性能提出更高要求。 　　同时，电子器件的集成度越来越高，例如AD9271在单一芯片上集成了一个完整的8通道超声接收器，其中的一个通道就包含低噪声放大器(LNA)、可 变增益放大器(VGA)、抗混叠滤波器(AAF)和12位 ADC。虽然集成是大趋势，但是还需要考虑成本，客户需要，技术要求，工艺发展等诸多因素。ADI大中国区资深业务经理周文胜说，“当性能指标要求特别高 时，采用集成的方案并不明智;市场上需要什么样的芯片，芯片供应商就应该为实现这个系统去做一些相应的设计，ADI的‘智能分割’概念就是强调哪些功能模 块应该集成，哪些功能模块要分开放，最终使设计达到最符合客户的要求，也符合技术要求。把所有的芯片集成在一起，当工艺都一样时，整体BOM可以降低;但 当各芯片工艺不一样时，如果硬要把它们集成在一起可能会造成整个BOM上升。”　　模数转换器(ADC)作为模拟IC的一种，也同样顺应上述模拟IC的发展趋势，但是它还遵循自身发展的规律。从最初的11位分辨率、50 kSps采样速率和500W功耗的SAR型ADC到现在的16位分辨率、1MSps采样速率并且仅7 mW功耗的ADC AD7980， ADC的性能已经取得了巨大进步。现有ADC存在7种结构：falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知结构。其中piplined和未知结构具有最佳的整体性能，所以它们非常适合例如无线收发器应用和军用等高性能要求的应 用;SAR ADC具有最宽的采样速率，虽然它不是最快的，但由于低成本和低功耗使其很受欢迎。Sigma-delta ADC具有最高的分辨率，但是采样速度较低，从kSps到MS而flash ADC由于其并行结构具有最高采样速率可达GSps，但是由于非线性使其分辨率限制在8位以内。　　在进行ADC性能比较时通常使用品质因数：P=2B×fs和F=(2B×fs)/Pdiss，其中B是SNR比特数，fs是采样速率;Pdiss是功 耗。文献1认为，在开发高功率效率的ADC设计上取得了显著进步，但是，ADC的分辨率和速度的乘积P在1993年~1999年的6年中几乎没有进步。文 献[2]针对4家主要IC制造商(ADI, Maxim, NS和TI)的ADC产品的3个通用性能指标(采样速率、分辨率和功耗)分析后认为：上述P并不是恒定的，而是在低采样速率下部分P有一些改善;在高采样速率下部分P有一定降低(见图1)。　　Sigma-delta和flash转换器是上述7中结构中仅有的F随时间降低的两种结构。这两种ADC针对特定要求，只有较窄的应用范围，它们都需 要牺牲更多的功耗用于实现更高性能，这导致了F的降低。余下的SAR, pipelined等5种结构满足速度和分辨率的中等应用要求，因而能获得更高的F。二十多年来，ADC技术的发展一直被新应用推动，从而促进P的增加。 虽然UWB，OFDM和雷达系统等应用推动ADC性能极限发展，ADC设计的主要挑战已经从性能扩展转向降低功耗，这一挑战在移动通信和SDR应用中尤为突出。
【】【】【
※ 相关信息
无相关信息
※ 其他信息
访问数：&|&
数据加载中..}