DRC,LVS问题--ICC
好久没有没遇到问题了，或是解决一些问题，总觉得没什么收获，虽然有时最讨厌的就是出现一堆问题！！
续之前的软件出现问题，我现在改用09版得，不过还是去试了一下10版，发现两个还是有一定的差别，09版没出现的问题，10版的就给出现了，哎呀呀。。。而且就是那个我最头疼的PG问题。
对于这个pg问题，大神说是因为因为在综合的时候，是没有VDD，GND这个net的，所以会把连到VDD,GND的pin连到logic
1和logic 0上，所以我们之后还要自己把他连接到VDD net上的。不过得先把logic 1
和那个pin断掉，再连VDD，同样的GND。
问题：&我现在没搞懂这个所谓的&tie
hi/low（logic 1和logic 0）是什么概念，甚是纠结，logic 1和logic
0和ICC里面的有什么区别。也不懂得怎么自己去断开。
另外在做过程中所出现的层次问题，在做的过程中也会碰到，算是了解一点了吧，对于我们要写得net，要写他的full_name，就是具体的写到他的层上，比如：如果没具体写到他的层上，ICC会默认在top
module查找，找不到的话就不会再去下一个层次查找的，所以要写清他的名字，具体的full_name，可以选中cell，然后输入get_selection，其实和query_selection里面的一样。
再来就是DRC,LVS的问题了，刚开始运行verify_drc的时候出现错误了，压根就是失败的，没法往下做，原来是没有hercules的license，hercules是synosys公司的一个PV软件，我没有装，所以之后可以用检查线违规来进行检查，verify_zrt_route，可以用is_zrt_routed_design进行查看是否是有zroute布线，还是普通布线。
用检查线违规的命令检查完后，出现了出现了4000多条线违规，和一个open
net的，之后用route_zrt_eco后线违规就剩下2条，open net也没了，还有一些floating
port听说如果output的没什么关系，input的话的去修改（貌似大家都是通过添加tie cell来修复的，不过由于概念的缺乏，这里面好像还是看的不太懂的说），那些input的也没了，后来又用了route_zrt_detail
-incremental
true让ICC先自己修，结果就没有出现DRC的违规了，如果是修不干净就需要在layout里具体看看是什么DRC了。貌似有一个经验：就是对于逻辑的DRC错误可以用paynopt修复，物理的DRC可以用route_zrt_detail
-incrrmental true修复。
&&&&之后就是LVS了，刚开始有VDD
port,还有一堆的port是floating（就是开路的意思），然后还有VDD是逻辑开路的。对于VDD
port想说是不是之前有移动位置，是不是没锁住，可是貌似去锁了一下还是没解决，对于那些port呢，既然output没关系，也不去管它了，虽然说要去网表里确认下是不是真的floating，不过还真的不懂得看呀。。囧，不过还挺多的，一个个去看也不现实。
在之后的关键就是这个VDD逻辑开路需要修复了。在看verify_lvs时的报告之前，应该是打开-check_open_locator和-check_short_locator选项，这样把lvs的结果load进ICC就能看到具体是什么地方报VDD
open，用error browser打开看。对于可能出现VDD开路的检查方法，或者说可能出现的原因：
derive_pg_connection是否有做过，我是做了，不过再去执行了一遍，结果依旧；随便找一个std cell的power
pin看一下net_name的属性是不是你的power net的名字，如果是，你再看那个地方的power rail是不是power
net。因为如果power pin的属性和power net对应的话应该不会出现开路，还不行就逐一检查strape, ring,
power pad pin
conn还真是一项大工程呀！！最后在检查做stripe了么？做rail了么？我是没加stripe，听说没有strips估计IR-drop会很大，反正不加有问题的概率就是会比较大。不过我就没回去再加了，这都要从floorplan重新再来，会死人滴。可是我记得好像是有加rail了，不过我还是再去加了一次，结果就给好了，真神奇了，不过我自己其实也不太确定，因为我不是还试了一下吧VDD,GND给disconnect了，虽然之后再去derive_pg_connection了，可是结果显示连接0条的，可是要是真被我断开了，不是更加开路了吗？都去检查有没有加上了的说。所以姑且认为是因为rail没加吧！！还有可能是powerplan时的确有open的地方，或者是tie
hi/low的net没绕，等等...但是对于powerplant这个问题还真的再去补充补充知识的说，
对于VDD/VSS的port可以随便放什么地方，只要搭到相应的VDD/VSS金属上就可以。
&&&&PS:布线的命令route_zrt_gobal
&&&&&&&&&&&&&&&&&route_zrt_track
&&&&&&&&&&&&&&&&
route_zrt_detail
&&&&&&&&&&&&&&&&
route_gobal&
&&&&&&&&&&&&&&&&
route_track
&&&&&&&&&&&&&&&&
route_detail
据说最好是分开布线，先全局后详细，不过我就用了一个route_opt，其他的都没去用，不过关于布线的命令好像还有很多。。
最后强调一点吧：DC是不会出现VDD，GND，只有在PR才会出现，VDD,GND是纯物理的东西，不影响综合和时序。
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以上网友发言只代表其个人观点，不代表新浪网的观点或立场。发错地方了，我说怎么没人回呢
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route_zrt_eco \
&&-max_detail_route_iterations 20 \
&&-reroute any_nets \
&&-utilize_dangling_wires true
方法是对的，把short的nets 抓出来，然后删掉，重新ROUTE_ECO 就可以了。
UID684331&帖子911&精华0&积分25961&资产25961 信元&发贴收入4900 信元&推广收入0 信元&附件收入0 信元&下载支出2574 信元&阅读权限80&在线时间611 小时&注册时间&最后登录&
<td class="t_msgfont" id="postmessage_Q seuxiaoj
route_zrt_detail 和route_zrt_eco有什么区别吗？
我刚接触数字后端，之前都是做模拟后端的，所以不了解，能帮忙介绍一下吗？谢谢！！
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& &route_zrt_detail和route_zrt_eco的区别是什么？
我第一次做PR，以前都是做模拟Layout，所以不是太清楚，能帮忙解释一下吗？谢谢！！
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route_zrt_eco的作用是把open的地方连接起来，然后修DRC。另外一个不太懂。
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& & 请问大侠 “把short的nets 抓出来”可以用命令啥report出来具体net name吗？我现在都是手工删了short再用eco的。。
Today is a gift.
[通过 QQ、MSN 分享给朋友]意思是没eco之前lvs是clean的？如果不是，先考虑reference spice 的问题
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本帖最后由 ningyuan198 于
12:03 编辑
& & 最初的icc结果中，lvs也有一个floating的port，但calibre中lvs是过的。
& & eco之后，在icc中lvs也是有一个floating的port，好像是加法器的CO端，这次calbre中lvs就显示source比layout多了instance和nets，这么看应该是网表更新了，而layout感觉上没更新似的。
& & 后来发现在write gds时，-cells选项没有改，依然是指定的design（eco之后另外把cell存成了design_pt），更改之后，用calbre做lvs，发现只有一个错误了，就是部分PMOS的衬底b的net没有和VDD连接上。之后，我在ICC中运行derive_pg_connection，结果显示电源地都是连好的，verify_lvs也没有报出除了那个floating port之外的错，多次重新输出gds和icc.pg.v，最终calibre的lvs结果一直不变，不知该从哪方面入手解决这个问题？
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也许是calibre的使用问题，
不过lvs的原因有很多，怎么说呢
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derive_pg_connection -power_net VDD -ground_net VSS -tie
如果_定要下@command
建h下完之後再下eco route,
因檫@commandlogic 1'b0 tie到pg rail,
不^一般碚fpt fix hold有]有下@o所^
要看原因可能是要看看lvs report.
只是你@flow看赡馨l生@}.
Physical Design Eng.
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& & 我发现是stardard filler的问题。
& & 在将pt中的修改在ICC中执行之后，没有先将stardard filler remove掉，结果导致N阱不连续，存在不少的间距错误，这在导入cadence中，用calibre做drc才发现。
& & 后来我先remove掉stardard filler，然后在legalize_placement完新插入的buffer之后，再重新插入stardard filler，之后ICC输出的结果就OK了。
derive_pg_connection这个命令，是在有插入新的器件或是placement发生移动之后，都执行的，不然在ICC中做lvs就会报错，不会把那些新加入器件的VDD和VSS与design中的VDD和VSS当做相同的net。 不知道这个理解是否正确，做法是否合适？
另外，在pt之后做eco，如果用了route opt或route_zrt_detail等命令，这会不会把新加入的buffer给优化掉呢？
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great post
[通过 QQ、MSN 分享给朋友]什么工艺什么库，还用classic route？
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& &artisan的SMIC180。ICC里面不设置zroute false，就默认为zroute的模式吧？我试过不设置，也还是卡在了detail布线这个步骤。是布局和面积的问题吗？？
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直接route_zrt_auto 有问题么，&&不需要你前面的任何设置，在 place之后用就行了
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本帖最后由 豆沙包 于
18:36 编辑
& &谢谢版主，我直接用了route_zrt_auto的命令是可以跑过的。只是有点疑问，使用route_zrt_auto的命令，跑出的结果和classic router有什么不同吗？为什么用classic router，会一直卡在detail route的步骤？
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原因有很多种， 你对icc不熟，只能说
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classic route 和zroute 大致有什么不同，求简单解释下，多谢！！！！
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<td class="t_msgfont" id="postmessage_10 版本以后的icc，缺省都是zroute的，
建议用zroute吧，classic route引起的问题没几个人会了，
而且smic18 完全可以用zroute， 没啥问题的，
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你可能 clock_opt r已用到 zroute a生 clock net route 後save_mw_cel 就е掠 classical route 失. 建h CTS r也要P掉 zroute 才行吧.
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kevin9133023
请问 set_route_options 这个命令是对classic route进行设置的 对吗？
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